帧同步系统的FPGA设计与实现

实验结果分析：在Quartus II环境下，时钟clk的周期为200μs，当时钟周期设定的值很小时，比如纳秒级别，系统则极易出现冒险竞争现象，因此要将时钟周期的值设定的大一些。 data为输入的数据流，为了便于仿真，只在数据流中加入3组巴克码。bakeshibie为巴克码识别器的输出，当巴克码出现后，触发器的Q端变为高电平，系统进入维持态，此时5分频计数器开始计数，若在未计满5次时再次出现巴克码，则5分频计数器重新开始计数，若计满5次仍未出现巴克码，则系统彻底丢失同步状态，Q端变为低电平，系统进入捕捉态。总体设计时序仿真图如图7所示。由于此帧同步系统要应用在DPSK解调中，所以帧同步系统仿真的时钟频率要与DPSK解调的时钟频率一致。仿真时要注意码元的传输方向即巴克码是高位先发送还是低位先发送，这将影响到仿真质量。

5 结论
详细阐述各模块功能，实现方法及仿真图形，系统对帧同步码(巴克码)作出严格限制，即系统只有在严格收到帧同步码后才会有帧同步信号输出，提高系统的可靠性。保护电路设计有效降低漏同步和假同步的概率，时钟控制的RS触发器保证了同步系统状态的正确转换。同步系统各项技术指标均符合要求，工作正确可靠，有较高使用价值。