基于FPGA的多功能信号源生成系统设计与实现
3．1 控制参数接口转换模块
控制参数接口转换模块完成从USB接口中收到的数据接收，并将接收数据转换为总线数据送入背板总线。控制参数接口转换模块主要包括两个部分：USB控制芯片和1片FPGA，如图2所示。在这个模块内完成数据包的获取和拆分两个操作。数据包的获取就是USB控制芯片将USB传输线中的1位数据转换为16位的FD信号，送到FPGA中。FPGA再将接收到的数据按照数据包拆分协议分成16位控制参数信号DATA与160 kHz的数字基带信号DATAl60K送到背板总线，同时通过总线进行传输的还有两个时钟信号AIOW和CLKl60K。其中AIOW是与控制参数信号DATA相匹配的时钟，是由FPGA送入总线中的，而CLKl60K是与数字基带信号DATAl60K相匹配的时钟，是由信号生成器通过总线送入FPGA中的。数据包的拆分主要由1片Spartan3 FPGA(XC3S200)来实现。本文引用地址：//m.amcfsurvey.com/article/192039.htm
3．2 信号生成模块
信号生成模块采取FPGA和高速D／A相结合的方法，在FPGA内部产生高速采样数据。采样数据送人高速D／A中还原出信号。在该系统中，FPGA芯片选用Xilinx公司Virtex－4系列的XC4VLXl00，而高速D／A选用AD公司的AD9736。如图1所示，信号生成模块包括2块信号生成电路板，每块电路板上有2块FPGA和4块高速D／A，每块FPGA与2个D／A相连，即1个FPGA内部需要同时产生2路信号采样数据，整个系统能产生8路信号。
FPGA的工作时钟是射频模块生成的时钟在高速D／A内完成二分频后送给FPGA的。由于每块FPGA与2个D／A相连，因此它也有2个时钟输入。为了保持时钟与数据的同源特性，在FPGA内部电路设计中采取了并行设计的方法，即送给高速D／A的高速采样数据与其匹配的时钟完全是由其送入的时钟来产生的，而与另一个D／A送入的时钟完全无关，保持了各路信号之间的独立性。同时，射频模块可以产生相参和非相参的时钟，从而使得系统能产生相参和非相参信号。另外，送入D／A的时钟也可由外部送入，大大增加了系统的灵活性。
FPGA内部采取了模块化设计方法，包括参数分配模块、各种信号采样数据生成模块和信号求各种信号采样数据生成模块和信号求和模块，其设计框图如图3所示。参数分配模块主要将总线接收到的各路信号中控制参数信号DATA分配到各信号采样数据生成模块中，其内部控制示意图如图4所示。参数分配模块在时钟AIOW的上升沿时刻，按照控制参数信号DATA的高位情况，识别DATA低15位为地址还是数据，如果为地址则送往地址锁存器锁存；如果为数据则送往地址译码器，由地址译码器根据译码协议判定数据为特定信号采样数据生成模块的特定控制参数。信号采样数据生成模块则根据所分配的参数生成所需信号采样数据送往求和模块。为了减少信号经过求和模块带来信号能量的损失，设计中不是采用传统截取高位输出的方式，而是采取了截取低位输出的方式，这种方式保证了求和器在没有溢出的情况下，能维持系统指定参数的信号输出，而不损失信号能量。为了防止求和器溢出，产生失真信号，在综合控制器中做相应处理，使得控制人员输入的控制参数在合适的范围之内。
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