基于FPGA的DVI/HDMI接口实现

DVI/HDMI参考设计有发送和接收功能。在接收端，ECP2M利用内置模块SERDES恢复T M D S信号，通过SERDES内的时钟和数据恢复(CDR)电路完成这个处理。CDR电路将每个串行的T M D S通道转换至10位，并将具有同步时钟的数据传送至FPGA接口，然后在FPGA中进行数据处理达到同步。这要求有三个级别的同步，分别是在本文中称为“字节对齐”的10位同步、通道调整、多通道对齐。文章的后面讨论这些步骤。接下来是自动检测正在运行的数据流的分辨率(480p、720p、1080p或1080i)，并调整物理编码子层(PCS)参数。当在这些分辨率之间动态切换时，应保证优化运行。针对发送端，没有必要进行字节和通道对齐。10位模式的PCS是用来使数据串行化，并与液晶显示屏通信。

ECP2M/ECP3的CML SERDES输入(见图3的接收信号流)收到T M D S三个通道的信号(0、1，和2)数据。由于DVI/HDMI的信号不采用标准的8B/10B编码，SERDES后面的PCS设置成10位模式(旁路)。T M D S信号传输使用对本协议唯一的四个对齐的字符(不同于8B/10B方式)。串行器与SERDES的CDR传递10位的原始数据，FPGA进行字节对齐。DVI/HDMI链路连接能以多个不同的频率发送数据，自动检测逻辑被用来检测正在传送的是哪种分辨率，并配置PCS以便在SERDES锁相环中实现锁定。

图3：HDMI/DVI链路的原理框图。

接收同步

一旦10位数据在FGPA中，执行上述定义的三个步骤(字节对齐、通道对齐、多通道对齐)是必须的 。字节对齐：设计确定在数据流的哪里是10位数据字节的开始和结束。在FPGA结构中使用有限状态机(FSM)来完成这一任务。把数据流的第一个和第二个10位组合在一起，形成一个20位的总线；然后分解至9位、10位总线。在这一阶段，数据与对齐的字符进行比较，当字符顺序发生了8次(称为单通道对齐)，同步信号有效。状态图如图4所示。

图4：接收同步的状态图。

同步检测之后，对齐数据的字节写入FIFO。当所有三个通道都完成了“通道对齐”，就可以写入FIFO，至此通道对齐的任务就结束了。在这一阶段， FPGA将等待直到FIFO处于半满状态，并在同一时间(多通道对齐)对三个FIFO进行读操作 。这将保证三个通道对齐，并同步。