基于FPGA的RS编码器的设计与实现

3 RS编码乘法器的Verilog语言描述
下面以RS(15，9)为例描述有限域的乘法实现思路如下：

根据上面的式子可以写出RS(15，9)的6个乘法器。如：与g0相乘的结果

其余乘法器的描述方法与此类似。完成对乘法域的语言描述，剩下的工作就是对加法器的描述了，由于加法实现比较简单，这里就不做介绍了。接下来就是控制输出信息位还是校验位的开关都是比较好设计的。