基于FPGA的数字解扩解调模块设计及实现

3.2 解扩单元

由于在直扩通信系统中，只有在PN码进入精确跟踪之后，码同步环路把精确PN码钟送入该环路的解扩单元完成扩频码片数据的解扩功能，载波同步环路才能开始工作。该模块采用异或门来完成解扩(解扩方法与接收信号的扩频方式有关)。

3.3积分清零器

设置积分清零器的目的是为了去掉数字混频后的高次谐波和实现扩频增益。积分清零器实际上是由累积器和寄存器组成，积分清零数需要根据积分结果和扩频增益而定，积分结果和积分时间跟信息速率有紧密的关系，并要求清零时钟沿和采样时钟沿保持一致。

本设计中累加时钟采用系统时钟，清零时钟采用信息速率时钟。所以积分次数Dr=fclk／fd=3 060次，满足增益要求。为了防止数据溢出，在进行累加前必须对输入信号扩位，根据累加次数可以计算出输出需要扩展12位。

3.4数字鉴相器

数字鉴相器主要完成同相(I)支路信号的检测。由于整个Costas环采用补码运算，过零检测就是判决积分清零器运算结果的符号位，并使得I支路的积分清零脉冲输出过零点形成检测脉冲。在运用中，我们采用判决I支路输出信号的最高位的正、负符号位，从而形成了过零检测脉冲。然后，该脉冲跟Q支路的输出数据进行异或门鉴相，鉴相后的误差信号送入环路滤波器。

3.5数字环路滤波器

数字环路滤波器在环路中对输入噪声起抑制作用，并且对环路的校正速度还起到调节作用，因此对环路的性能起着关键作用，是需要进行参数调整的主要模块。在本接收机中采用一阶理想数字环路滤波器。该滤波器在其直流增益为无穷大而频偏为常数的情况下可以实现零稳态相位误差和频率误差。其结构如图3所示。

在本设计中，取阻尼系数0.707，环路带宽为BL=800 Hz，AD位数n=8，

积分清零器输出与输入位数之差B=28-16=12，D为清零率等于Dr，系统时钟为48.96 MHz，DDS相位累加器字长N=32位，调整间隔取T等于一个符号周期为1／16K，可得环路增益K、滤波器固有频率ωn、滤波器参数C1和C2，

在FPGA实现中，为了避免过多使用乘法器占用FPGA资源和简化硬件电路设计，C1和C2可用小数乘法来实现，这里用移位的方法来近似实现。即通过右移其相应指数的位数(取绝对值)来实现。
本设计中要求达到跟踪1.5 kHz的频偏，经过参数调整，实际选取C1=2-6，C2=2-10时，则分别右移6位和10位，频偏在快捕带外同步带内，环路经过调整后锁定；当选取C1=2-5，C2=2-9时，则分别右移5位和9位，频偏处于快捕带内，环路直接锁定。

4数字Costas环在FPGA上的实现

本设计采用Xilinx公司的Spartan3系列XC3S4000FPGA，用Verilog语言编程，开发环境为Xilinx ISE 7.1i，仿真工具采用ModelSim 6.1a，综合工具采用Synplify Pro8.0。经过测试，该环路能够锁定的最大频偏能够达到2 kHz，实现载波同步。图4为在ModelSim上仿真结果，由环路滤波器输出曲线可知，环路锁定(环路滤波器输出稳定)时间大约为3 ms，满足接收机设计指标要求。在Synplify平台上综合后的顶层RTL图如图5所示。

5 结语

在扩频通信系统中，数字Costas环结构简单、性能优秀，能够快速高效的实现载波同步从而实现调制信息的接扩解调。在整个系统中最关键的是环路滤波器的设计，对整个环路的性能起着重要作用。

本文中的Costas环已经在以FPGA为核心的硬件系统中运行，能够精确实现载波的同步和跟踪，且占用系统资源较少，动态范围较大，测试结果达到预期的设计指标要求。本电路已成功地应用于某直扩通信接收机中，效果良好。