使用先进技术来加速SoC验证

　　模式3各场景仿真性能比较

　　在开启FSDB波形保存的场景三，性能比较如表5所示。

　　(1)关闭覆盖率分析

　　Verdi3的并行开关比ALP的并行保存快2%左右，二者性能基本相同。快速编译会有2倍以上的编译时间减少，总仿真时间基本相同。并行保存会带来30%+的仿真时间减少。

　　(2)开启覆盖率分析

　　快速编译带来大概2.7倍的编译时间增益。使用并行覆盖率收集会带来3倍左右的运行时间增益。同时使用2核进行并行FSDB保存以及并行覆盖率收集会带来总仿真时间18%左右的提升。

　　Debug_pp和Debug_all的比较

　　(1)不做覆盖率收集

　　从上面图表中的场景1/2的比较可以看到，使用-debug_pp比使用-debug_all会带来4%~30%左右的性能增益。

　　(2)作覆盖率收集

　　带有覆盖率收集的时候，可以看到使用debug_pp会比使用debug_all带来8%~10%左右的性能增长。

结论

　　从在项目中的结果来看，使用快速编译选项可以带来最大2倍的编译时间提升。当我们运行回归测试时，如果不做波形保存，快速编译选项是很好的选择。

　　并行多核技术可以对于运行时间给与很大的性能提升，不管是进行VPD波形保存还是FSDB波形保存，使用ALP技术都能带来20%以上的性能提升，性能提升显著。

　　另外基于不同的验证阶段，建议使用不同调试粒度的仿真参数，也可以节省很多的仿真时间/内存消耗。后继我们会考虑使用DLP技术以及一些更新的有关performance的工具去尝试对性能进行进一步的优化。

　　参考文献：

　　[1]VCS/VCSi User Guide , G-2012.09, 2012-09

　　[2]VCS/ VCSiTM LCA Features, G-2012.09, 2012-09

　　[3] Linking Novas Files with Simulators and Enabling FSDB Dumping , SpringSoft, 2013-04

　　[4] Shi, Jian, Ph.D., Improving Simulation Performance withGPUs[M].UNIVERSITY OF SOUTH CAROLINA, 2011

　　[5]SoCSimulation Performance: Bottlenecks and Remedies, Patrick Hamilton, Richard Yin, Bobjee Nibhanupudi, Amol Bhinge of Freescale, SNUG, 2012

　　[6] SystemVerilog for Verification, by Christian B. Spear, Springer, 2006-07

　　[7] Multicore Processors and Systems, Stephen W. Keckler, H. Peter Hofstee, springer, 2009

　　[8] IEEE standarad for SystemVerilog—Unified Hardware Design, Specification, and Verification Language, IEEE computer Society, 2009 (IEEE 1800TM – 2009)