基于FPGA实现的MELP混合线性码激励的系统框架介绍
2.5.1 自定义指令
开发者可以通过向Nios处理器指令系统中添加自定义指令加快时间要求严格的软件算法，也可以用自定义指令在单周期和多周期操作中执行复杂的处理任务。另外，用户添加的自定义指令逻辑电路可以访问Nios系统外的存储器和逻辑电路。
复杂的操作序列可以在硬件中简化为单指令的执行。这种特性允许开发者为数字信号处理(DSP)、分组标题处理和计算密集操作优化自己的软件。
Altera公司的SOPC Builder软件提供了一个图形用户界面(GUI)，开发者利用GUI可以向Nios嵌入式处理器中添加多达5个自定义指令。
2.5.2 标准CPU选项
Altera公司提供单独的预定义指令来提高软件性能。MUL和MSTEP指令就是与其他硬件一起实现的预定义指令。当用户在SOPC Builder中选择这些CPU选项时，相关逻辑被增加到算术逻辑运算单元(ALU)。例如，如果用户选择执行MUL指令，整数乘法器被自动地添加到CPU的ALU中，并在2个时钟周期内完成16位与16位的乘法操作(相同的操作若用循环的软件程序实现需要80个时钟周期)。
3MELP语音编码的硬件构成
硬件电路板由Altera公司的FPGA芯片EP2C8作为主控芯片，此外还包括：8 MB容量的SDRAM、2 MB容量的Flash、WM8731音频芯片，自带音频D/A、A/D，为方便调试，另带有串口。MELP语音编码硬件构成如图2所示。
为便于程序的调试，扩充了RS-232串口，可与计算机串口直接互联。8 MB容量的SDRAM可为Nios II软核处理器运行嵌入式操作系统提供所需的存储空间，2 MB容量的Flash也可为MELP的软件编制提供存储空间。WM8731音频芯片提供快速的音频编解码数据码流，并向扬声器传输解码后的数据流。
WM8731是一个低功耗的立体声Codec芯片，内部集成了耳机放大功能，因此，WN8731也可以应用于MD、DAT等设备[7]；内建了24 bit(multi-bit)Σ-Δ三角模数转换和数模转换，ADC和DAC都使用了超采样数字插值技术；支持数字音频的位数可以是16 bit~32 bit，采样率从8 kHz~96 kHz；立体声音频输出带有数据缓存和数字音量调节，WM8731通过2~3根的串行接口进行控制，可工作于主从模式。在3.3 V信号电压时ADC可以达到90 dB的信噪比，1. 8 V信号电压时ADC可以达到85 dB的信噪比。3.3 V信号电压时的DAC信噪比可以达到100 dB，1.8 V信号电压时DAC信噪比也有95 dB。ADC和DAC的频率响应都在8 kHz~96 kHz之间，可以有选择地使用ADC的高通滤波。一般情况下，WM8731都是在专业声卡领域中使用。
各芯片之间的互联通过引线连接到FPGA的IO脚。Nios II处理器的内部总线通过定义引脚连到IO，这样需要连接到Avavon总线的芯片可通过IO脚连到总线上。图3所示为WM8731CODEC芯片与主芯片FPGA的连接。
串口方面，SDRAM及Flash使用Nios II自带的基于Avalon总线的软IP。
本文讨论了MELP混合线性码激励的FPGA实现的硬件构成，介绍了硬件主要组成芯片及MELP编解码的主要框架，可以用于下一步软件程序的编制。
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