一种多路图像采集系统的软件设计

　　4 帧存储控制器与LCD／VGA显示控制器的设计

　　4.1 数据格式的转换

　　根据前面第2节的介绍，从ITU656解码模块出来的数据为8位4：2：2的YUV空间图像数据，而LCD／VGA显示器只能接收RGB数据。因为Y-CrCb4：2：2格式不能直接转换为RGB，所以需要先转换为YCrCb4：4：4格式。

　　我们知道解码芯片得到的视频数据是顺序为Cb，Y，Cr，Y，Cb，Y，Cr，……的序列，存储的时候将一个Y与一个C（Cb或Cr）结合起来组成一个16位的数据。而当数据被读出来时就要将这些视频数据转换为每个像素占24位（Y、Cb、Cr各占8位）的4：4：4的数据流。4：2：2到4：4：4的转换采用最简单的插值算法，在采样的时候，每隔一个像素才采一次色度值（Cb和Cr）。在转化时，直接将前一个有色度信息的像素点的Cr以及Cb的值直接赋给后一个像素的Cr和Cb，这样就能得到4：4：4的像素数据，每个像素占用24位位宽。

　　4.2 帧存储控制器

　　作为系统的重要组成部分，帧存储控制器主要用来进行有效数据的缓存。视频数据在FPGA1的控制下乒乓写入两片SRAM。乒乓技术应用的关键在于乒乓切换信号frame的产生，本系统中根据视频解码芯片的奇偶场信号RTS0来产生帧切换frame信号，也就是一个RTS0周期切换一次。一个RTS0周期由一个奇场和一个偶场组成，是一副完整的画面。当frame为1是，FPGA通过计数器的计数截取最终显示所需要的有效的像素点信息按照SRAM的控制时序写入SRAM1，同样当frame为0时，将对应的像素信息写入SRAM2，如图5所示。

图5 乒乓存储示意图

　　系统加电的同时，4片视频解码芯片同时工作，为了保证数据采集的准确性和显示的同步性，系统内生成一个八倍于像素时钟的写时钟信号write_clk，这样，在一个像素时钟周期，写时钟信号已经过了八个周期，而每两个周期分别完成一路图像数据的写过程。

　　由于SRAM是一维存储空间，一个地址对应一个数据。所以在写入数据时将SRAM的地址空间划分为4段，每一段用来存储一路图像数据。

　　用程序实现比较简单，设置一个地址寄存器sram_addr_reg，将它赋给SRAM的地址控制信号sram_addr。然后在对每一路图像写入时，将对应的SRAM的起始地址加上一个固定的基数。如：

　　这样就保证了SRAM中对应地址的数据和屏幕上显示位置的一一对应关系，在读程序中，只需要按照顺序读SRAM即可，如图6所示。

图6 SRAM地址验证