基于A/D和DSP的高速数据采集技术

2.3 FIFO存储器IDT72V253

FIFO存储器允许数据以不同的速率写入和读出,IDT72V253是一种高速的4 096字×18位的FIFO器件,如图3所示。其最高频率可达166 MHz,数据写入数据读出时间均为10 ns。当锁入的字数超过4 096时,存储器进人满状态。FIFO的状态可通过时间和状态位——满(FF／IR)、空(EF／OR)、半满(HF)、PAE和PAF来获得。当存储器满时,FF／IR输出为低电平;当存储器为空时,EF／OR输出为低电平。当FIFO存有不少于2 048字内容时,HF输出为高。PAE和PAF状态位是可编程状态位。当写使能端WEN电平变低时,待送入FIFO的数据在WCLK时钟的同步下送人FIFO,当第一个字被写入时,EF／OR引脚的电平变为高电平;当送入的数据超过(n+1)(n为PAE的偏置值)个字时,可编程状态位PAE变为高电平;当有(D／2)+1(2 049)个字写入时,HF引脚电平变低;随着数据的继续写入,会引起PAF引脚电平变低。如果没有数据读出,当有(D—m)(4 096—m)个字写入时,PAF引脚电平变低。当FIFO数据写满时(对于IDT72V253,就是写入4 096个字),FF／IR位变为低电平,阻止数据的进一步写入。当FIFO写满时,第一个读操作将会引起FF位电平变高,后来的读操作将会引起HF和PAF引脚电平变高。当FIFO里面只有n个字时,PAE引脚电平变低;当最后一个字从FIFO读出时,EF引脚电平变低,阻止进一步的读操作。

3 高速A／D转换器与DSP的接口设计

3.1 接口设计

AD6644是14位模数转换器,IDT72V253是18位FIFO,TMS320C6713DSP的数据总线是32位,所以IDT72V253和TMS320C6713只需接低14位的D0～D13。由于FIFO的先入先出特殊结构,系统中不需要任何地址线的参与,大大简化了电路。A／D采样所得数据要实时送入FIFO,因此两者的写时钟频率必须一样,且AD6644和IDT72V253的最小时钟输入都是10 ns,操作起来统一方便。CPLD选用Xilinx公司的xc95144xl-tql44,用它实现四二输入与门,把TMS320C6713的通用缓冲串口(Mcbsp)中的DX、FSX配置为通用输出口(GPlO),对这个四二输入与门的通断进行控制,从而对A／D转换器和FIFO的写时钟进行控制。由于外部FIFO占用着TMS320C6713的CE0空间,所以读信号的逻辑关系为：R=CE0+ARE,TMS320C6713的CE0和ARE相“与”后与IDT72V253的RCLK相连,为FIFO提供读时钟(CE0和ARE相“与”由xc95144xl-tql44完成)。TMS320C6713的CLKX与IDT72V253的复位信号PRS相连用以复位FIFO。接口框图如图4所示。

3.2 时序设计

通过两个“与”门分别对A／D转换器和FIFO的写时钟进行控制,因为AD6644从模拟输入开始到该次转换的数据出现在输出口上需要4个时钟周期,并且在高速度采样时导线的延时效果会非常明显,若把A／D转换器和FIFO的时钟连在一起,很可能过多地采到无效数据。分开控制以后,通过软件延时,可以方便地分别对A／D转换器和FIFO的时钟进行控制,调试起来相当方便,力图把采到无效数据的位数减至最低。AD6644的工作时序如图5所示,IDT72V253写时序如图6所示。