嵌入式脉象采集仪电路设计

3 FPGA模块的关键电路设计
3．1 脉象采样控制器的设计
为了使设计简单化，对于脉象采集控制的FPGA设计，采用在SoPC系统外做控制电路部分，然后通过SoPC的PIO与SoPC连接。由脉象信号采样的组成可知，脉象采集与FPGA相连的只有数据线接口和控制线，3路脉搏信号和3路信号共用一个ADC。
由于脉搏信号的频率较低，大多在100 Hz以下，所以每一通道的脉搏信号采样频率设定为1 kHz左右就能满足采样的需要，也就是1 ms的时间间隔要对3个通道循环1遍。每一通道都经过数据采集初始化、启动采集、数据输出、锁存等4步，计算每一步时间约为83μs。也就是说，如果每一步都能在83μs内完成，就可以利用1个周期为83μs的外部时钟控制状态的翻转。AD678的转换时间是5μs，而NIOSⅡ的操作时间在ns级，所以 83μs内完全能够完成每一步的操作需要。采集控制部分分为2部分实现，一部分实现83μs的时序，另一部分是采集的状态机设计。83μs的实现采用外部时钟分频的方法，采集状态机的转换受83μs时序部分的输出控制。状态机的设计中，寸、关、尺三部分需要循环一遍，每一部又包括采样的初始化、启动转换、转换结束、存数据等5步操作。具体源程序如下：


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