12位高速ADC存储电路设计与实现

图3 溢出和正常状态的逻辑判断图

3 AD9225参考电压和量程的选用

　　参考电压VREF决定了AD9225的量程,即

　　满刻度量程= 2×VREF

　　VREF的值由SENSE引脚确定。如果SENSE与AVSS 相连,VREF是2.0 V,量程是0~4 V;如果SENSE与VREF直接相连, VREF是1.0 V,量程是0~2 V;如果SENSE与VREF通过电阻网络相连,则VREF可以是1.0~2.0 V之间的任意值,量程是0~2VREF;如果SENSE与AVDD 相连,表示禁用内部参考源,即VREF由外部参考电压源驱动。内部电路用到的参考电压是出现在CAPT和CAPB端。表1是参考电压和输入量程的总结。

表1 参考电压和输入量程

4 AD9225的存储方案设计

　　在高速数据采集电路的实现中,有两个关键的问题：一是模拟信号的高速转换;二是变换后数据的存储及提取。AD9225的采样速度可达25Msps,完全可以满足大多数数据采集系统的要求,故首要解决的关键问题是与存储器的配合问题。 在数据采集电路中, 有以下几种存储方案可供选择。

（1） 分时存储方案

　　分时存储方案的原理是将高速采集到的数据进行分时处理, 通过高速锁存器按时序地分配给Ｎ个存储器。虽然电路中增加了SRAM的片数,但使存储深度增加,用低价格的SRAM构成高速数据存储电路,获得较高的（单位速度×单位存储深度）/价格比。但由于电路单数据口的特点,不利于数据的实时处理,并且为使数据被锁存后留有足够的时间让存储器完成数据的存储,需要产生特殊的写信号线 。

（2）双端口存储方案

　　双端口存储器的特点是,在同一个芯片里,同一个存储单元具有相同的两套寻址机构和输入输出机构,可以通过两个端口对芯片中的任何一个地址作非同步的读和写操作,读写时间最快达到十几ns。当两个端口同时(5 ns以内 )对芯片中同一个存储单元寻址时, 芯片中有一个协调电路将参与协调。双端口存储器方案适用于小存储深度、数据实时处理的场合。由于双端口存储器本身具备了两套寻址系统,在电路的设计时,可以免去在数据存储和读取时对地址时钟信号的切换问题的考虑,使数据变得简单和快捷。

（3）先进先出存储方案

　　先进先出存储器的同一个存储单元配备有两个口：一个是输入口,只负责数据的写入;另一个是输出口,只负责数据的输出。先进先出（FIFO）存储器方案适用于小存储深度,数据需实时处理的场合。

　　对用户而言,存储器的存储速度和存储容量是一对矛盾体：双口RAM和FIFO可以实现很高的存储速度,但其存储容量难以满足对大量数据存储的需求;一般的静态RAM虽然速度有限,但其存储深度却是双口RAM和FIFO难以企及的,并且可以容易地实现多片扩展。对高速数据采集系统而言,由于采样速率快、数据多,要求存储深度比较大,实时处理的难度比较高,一般的静态RAM就可以满足速度要求。628512容量为512Kbit,存取时间70 ns,可以满足10Msps以上的采样要求,比较具有典型意义。图4是AD9225与628512的接口电路图,存储方案实际是分时存储的特例。

图4 AD9225与628512的接口图