基于TDR的ADSL线缆断点测试仪设计
3．1．1 单片机STC12C5410AD模块
由于该测试仪是手持式设计，需考虑合理的电源管理。因此单片机选择带电源管理功能的STC12C5410AD器件，其低功耗设计可使其处于空闲和睡眠模式。通过设置电源管理寄存器使其进入睡眠模式，并自动断开各电路模块电源，以减少整机功耗，且能够通过外部唤醒模式启动系统。而且该单片机自带硬件看门狗，全双工异步串行口和10位8通道A／D转换器，通过设置硬件看门狗寄存器实现程序的抗干扰；通过A／D转换通道扩展按键，节省I／O端口；并利用串口与PC通信。STC12C5410AD还带有增强型8051内核。能够在1个时钟／机器周期下运行，速度比普通的8051要高8～12倍。通过8位可配置的I／O端口与FPGA进行数据交互，对FPGA配置脉宽，读取 FPGA计数值并计算脉冲往返时间及线缆长度，最后控制LCD显示。
3．1．2 FPGA模块
图2为FPGA脉冲产生接收框图。FPGA产生宽度可调的脉冲，按系统设计要求单片机向FPGA预置一个数，状态机处于低电平，在接收到单片机启动命令后，计数器1开始计数，与此同时状态机置高，每一个时钟脉冲沿到来时，计数器1值与预置数比较，直到两者相等，状态机才转为低电平，这样就发射一个脉冲。本文引用地址：//m.amcfsurvey.com/article/195712.htm
测试仪所能采集到的反射脉冲在测试盲区外至少有2个，而有用的为前两个：一个是发射脉冲直接经接收电路得到，另一个是由线缆反射再经接收电路得到。若有其他脉冲则是由于脉冲的多次反射引起的。显然，脉冲在线缆中传播的时间为两个反射脉冲之间的时间差，这样就很容易避免电路所带来的系统误差，提高了测试精度。
当接收到回波产生的第1个脉冲下降沿后。计数器2开始计数，直到第2个下降沿到来，计数器停止计数，计数值锁存后通知单片机已完成，单片机分两次高8位和低8位读取计数器值。计数器2通过锁相环倍频得到更高的采集时钟，以减小因采集计数所带来的测试误差。以下是捕捉这2个下降沿时，输出一个脉冲的VHDL 进程：
此脉冲宽度即为信号在线缆中的传播时间。
3．1．3 脉冲发射接收模块
图3为脉冲发射接收框图。为防止因信号损耗过大导致回波幅值较小不易辨别，将 FPGA产生的脉冲通过放大电路放大到+50 V；为避免因测试点阻抗不平衡导致发射脉冲幅度减小，在放大电路与线缆之间加入高频脉冲隔离器，使电路与线缆更好耦合。信号放大电路与FPGA之间加入光电隔离，防止相互干扰，同时对FPGA起到电气隔离保护作用。在遇到断点后，脉冲原路返回，经耦合电路后再经放大处理，由光电耦合器6N137产生下降沿，传输至FPGA。该脉冲发射放大电路由高速光电耦合器6N137与小功率高速开关管3DK91C及升压电源器件构成。图4为脉冲发射放大电路。
当6N137同的信号输入端(引脚2)为高电平时，发光二极管点亮，反向偏置的光敏管导通，经电流电压转换送到与门，与门的引脚7为使能端，高电平有效。此时内部晶体管导通，输出引脚6为低电平，反之则为高电平。输出端产生脉冲后经高速开关管VQ(3DK91C)，基极为高电平，开关管导通，集电极为低电平；反之则为+50 V。+50 V由升压电源器件产生。脉冲接收电路应采用高带宽的放大器，光电耦合器6N137作为放大器与FPGA的接口。
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