一款雷达芯片的基于扫描路径法可测性设计
设计之中要用到很多IP模块，在综合后的网表中表现为一个个没有具体电路的“黑匣子”，这些“黑匣子”的存在使得部分时序组合电路不能或者很难进行基于扫描路径法的DFT设计，需要利用其他的DFT设计工具进行可测性设计，例如在本设计中采用的RAM和ROM存储器模块。
因此为确保与IP相连的下级时序电路部分能够被正常设计的扫描链覆盖，增加触发器的可测范围，采用的解决方案是用软件命令解决的方法将此类IP模块隔离，暂时不将此模块进行DFT设计，其实现原理如图7所示。本文引用地址：//m.amcfsurvey.com/article/195821.htm
通过此种方法可以有效地将一个或多个类似的IP模块与原电路软隔离开。当电路工作在非扫描状态下，数据按照正常的数据流方向流、进流出IP模块；当电路工作在扫描状态时，扫描数据绕过相应1P模块，按照相应的扫描链路径流进下级时序电路部分，实现扫描测试的功能。
这种方法既不破坏原来芯片电路的结构和整体实现的功能，同时也保证了DFT设计的顺利进行，提高了本芯片可测性设计的覆盖率。
4 结果分析
4．1 测试结果
当没有采用任何设计策略时，本芯片的测试覆盖率只能达到30％～40％左右，远远达不到要求的性能指标。
从图8可以看出，当采用了以上设计策略后测试覆盖率(test coverage)、故障覆盖率(fault coverage)和ATPG覆盖率分别达到96．95 9／6，94．52％和99．99％。
4．2 测试结果分析
在图8所示的测试结果数据栏中，左侧的数据栏中显示的是总共生成的测试向量以及有效的测试向量数目。右侧显示的是在扫描链测试过程中能够测出的各种故障数目，其中故障覆盖率F的计算公式为：
其中：不可测故障包括摒弃故障、固定故障、冗余故障等。本设计考虑了很多故障模型，其中就包括很多的固定故障类型(例如：芯片端口被锁定为固定值，无法检测到)计算到上述计算公式中，因此实际的不可测故障要比工具中统计的数字要少；通过以上分析可知，实际能达到的故障覆盖率要优于测试结果。
5 结 语
本文对一款约750万门的雷达数字处理芯片的电路进行基于扫描路径法的可测性设计，在设计中针对实际电路门数特别庞大的特点，采用时钟复用的技术，合理利用已经存在设计资源，使可测到的触发器数目大大增加；针对特殊的电路应用特殊的处理策略，增加了可测性设计的故障覆盖率。由试验结果可知，与未采用以上提到的设计策略相比，其最终的测试覆盖率得到很明显的提升，实现了设计策略应用的目标，最终也达到了设计的指标要求。
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