软件接收机的GPS信号实时采集方案设计
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无源天线通过L1、C1、C3、L5耦合GPS信号进入NJl006AK内部集成的LNA，进行低噪声放大；并由LNO引脚进入L2、L3、L4、C2、C4和SAW晶振TQS949-AA-7G构成的滤波电路，完成GPSL1带外信号的滤除。NJl006AK通过MODE引脚接地选择本地振荡频率为1 554．86 MHz，与由RFI引脚进入的滤波后的信号混频，完成下变频得到20．55 MHz中频信号。该中频信号由NJl006AK通过内部AGC放大后经2位ADC欠采样完成二次下变频，输出SGN、MAG数字信号。ADC参考时钟通过XEN引脚接地选择由CP引脚输入基带接口提供的16．129 MHz采样时钟。此外，L6、L7、C6、C9构成中心在25．55 MHz、带宽3．5 MHz的滤波电路，以滤除A／D转换过程中引入的镜像频率；R1、C7、C10构成NJl006AK内部PLL的外部滤波电路；AVDD、TVDD为NJl006AK提供3．3 V工作电压；C5、C8完成NJl006AK片上输出电压的滤波，防止芯片内部参考偏移。
2．2并串转换及存储接口电路
并串转换和外部SDRAM存储接口电路如图3所示。本文引用地址：//m.amcfsurvey.com/article/197709.htm
50 MHz温补晶振通过CLKIN为TMS320C6416提供时钟输入，CLKMODE0、CLKMODEl上拉配置内部PLL为20倍频，使处理器工作在1GHz。McBSP0在向射频前端提供采样时钟CLKF的同时，通过与SN54LV166A接口完成并串转换。EMIFA以32位形式与Microm公司64．Mb 32位SDRAMMT48LC2M-3282-6对接，实现外部存储的扩展。
并串转换接口中，SN54LVl66A的CLR引脚接3．3 V禁止异步清零；S／L引脚接地选择并行输入方式，接收A到H并行输入；INH引脚接地使能McBSP0的CLKR提供的移位时钟；来自射频前端的数字信号SGN、MAG在CLKR上升沿，依次通过QH输出到McBSP0完成接收。
外部扩展SDRAM配置在EMIFA CE0空间，BEAl6下拉，BEAl7上拉设置CPU内部6分频，AECLKOUTl输出166 MHz与MT48LC2M3282-6的CLK对接，其他控制信号ASDCKE、ACE0、AS-DRAS、ASDCAS、ASDWE、AEA[13：3]、ABE E3：O]、AEDE31：O]直接与MT48LC2M3282-6对应的信号连接。由于SDRAM复用地址线，MT48LC2M3282-6的A11～A18与A0～A7复用，BA0、BAl作为A19、A20提供组选择信号，所以TMS320C6416的AEA3～AEAl3对接MT48LC2M3282-6的A0～A10完成A0～A18的传送，AEAl4、AEAl5接BAl、BA0提供组选择信号。
3 采集参数配置
3．1 McBSP接收配置
McBSP负责射频前端采样信号的接收，接收配置分为时钟生成设置和接收参数设置。其控制参数主要分布在接口控制寄存器、接收控制寄存器、引脚控制寄存器和采样率寄存器。引脚控制寄存器和采样率寄存器为McB-SP提供灵活的帧信号和时钟生成，既可以由外部引脚输入也可由内部时钟分频得到，同时提供输出到外部引脚的极性反转控制。本方案中，设置采样率寄存器中CLKSM=1，CLKGDV=30，FPER=1，FWID=0，使McBSP0的内部1 GHz时钟通过CLKGDV分频得到内部接收需要的32．258 MHz接收时钟，进而通过帧信号周期FPER、帧脉宽FWID分频产生16．129 MHz占空比为50％的帧信号。同时，设置引脚控制寄存器中CLKRM=1，CLKRP=0，FSRM=1，FSRP=1，使得极性反转后的帧信号输出到FSR引脚(其下降沿用于射频前端完成GPS信号采样和接收帧同步)，接收时钟直接输出到CLKR引脚(其上升沿用于串并转换电路完成数据移位输出，下降沿用于McBSP采样外部数据)。
接收控制寄存器和接口控制寄存器主要提供接收帧长、字长、帧忽略，接收延时、时钟、帧发生、接收开始等控制功能。为了尽可能提升McBSP0和EDMA效率，设置接收控制寄存器中RPHASE=0，RFRLENl=1，RWDLENl=5，RDATDLY=0，RFIG=1。选择每帧包含一个相位，每个相位包含一个字，每字32位，与帧信号同步无延迟采样接收，且忽略不恰当帧同步。设置完上述寄存器后，就可通过依次设置接口控制寄存器内GRST、FRST、RRST为1，顺次完成采样率发生器复位，帧信号发生器复位和接收使能开始接收。
3．2 EMIF SDRAM接口配置
EMIFA CE0空间扩展的64 Mb SDRAM位于CPU地址空间0x8000 0000～0x807F FFFF，为信号采集过程提供了高速缓存。其配置信息分布在EMIFA全局控制寄存器、CE控制寄存器0、SDRAM控制寄存器、SDRAM时间参数控制寄存器和SDRAM扩展寄存器。复位完成后，CPU需要按照EMIFA寄存器配置必要参数，然后启动SDRAM初始化过程，使SDRAM进入正常读写状态。
SDRAM工作需要的166 MHz同步时钟，通过设置EMIFA全局控制寄存器EKlEN=1使能AECLKOUTl输出；同时，设置CE控制寄存器0中MTYP=0x03，选择CE0为32位SDRAM模式。EMIFA中SDRAM工作刷新周期通过166 MHz同步时钟计数实现，在SDRAM时间参数控制寄存器中由PERIOD设定为2 500，即2 500×(1／166 MHz)≈1．51μS进行刷新操作，具体刷新次数由XRFR=0设定为每1．51μs 1次。SDRAM扩展寄存器提供了SDRAM操作需要的时间参数设置。具体设置为：TCL=1，TRAS=5，TRRD=0，TWR=1，THZP=2，RD2RD=0，RD2DEAC=2，RD2WR=0，R2WDQM=2，WR2WR=0，wR2DEAC=4，WR2RD=0。SDRAM控制寄存器根据器件参数设定SDBSZ=1，SDRSZ=0，SDCSZ=1，依次表示寻址bank数为4，行地址为11位，列地址为8位。同时，设定3个关键时间参数Trcd=2，Trp=2，Trc=8。CPU在复位完成设置完上述参数后，就可通过向SDRAM控制寄存器INT位写1，开始初始化外部SDRAM。
3．3 EDMA乒乓缓存与中断配置
EDMA采用事件驱动机制工作，每个McBSP接收完成事件REVT驱动EDMA，完成一次McBSP DRR寄存器接收数据到外部扩展SDRAM的搬移。在
TMS320C6416中，McBSP0接收完成事件REVT对应EDMA通道13，需要先设置乒乓缓存模式的RAM参数，然后使能中断和对应通道，才能进入乒乓工作状态等待触发事件，并通过中断与处理器同步数据。
EDMA通道的RAM参数包括：通道参数OPT、源地址SRC、帧计数CNT、目标地址DST、目标地址索引IDX，以及链接加载RLD的5个连续32位控制字。其中，OPT设定传输方式，SRC设定数据传输的源地址，CNT设定帧数和帧内传输单元数，DST设定传输的目的起始地址，IDX设定目的地址修正参数，RLD设定链接RAM参数相对0x01A0 000的起始地址偏移。
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