Vivado IPI 为 Aurora 设计开放 FPGA 共享资源

　　3X4 信道设计

　　假设需要 3 个四信道设计，如果没有共享逻辑特性，您可能要创建 3 个主机模式的四信道Aurora内核，然后对生成的设计进行手动处理，以获得最佳的时钟资源利用率。如果您能直接实现同样的结果呢?您可按图 3 所示对一个主机内核和两个从机内核进行定制，以实现此目的。

　　而更大尺寸(16 个或以上)的单信道Aurora设计就更加需要共享逻辑。有时候甚至需要 48 个单信道独立双工链路。允许的Aurora单信道链路数量仅受所选器件的可用 GT 资源数量限制。在这种情况下，如果不有效利用共享逻辑特性，很难实现这类系统设计。

　　该设计覆盖 12 个 Guad，因此需要 2*12 个差分时钟资源，从电路板设计角度看，这实在是项令人生畏的艰巨任务。您可利用“12 条单信道设计”案例中所提到的技术方法，减少整个系统的差分时钟和 MMCM 需求(参见表 5)。

　　非对称信道和其它定制优化

　　在视频投影机这样的设备中，主流数据以高吞吐量单方向流动，而吞吐量较低的反向通道则用来传输辅助或控制信息。在此类应用设备中，采用全面的双工链路意味着使用更少的带宽，本质上会降低系统设计的投资回报率。这种问题的理想解决方案是：如图 4 所示，采用非对称的链路宽度以及最优的 GT 资源利用率，其中，具有较高吞吐量的数据流方向上的信道数量要多于具有较低吞吐量的数据流方向上的信道数量。

　　图 3–面向 3 个连续 Guad 上四信道 Aurora 设计的“1 个主机和 2 个从机”配置

　　由于 Aurora 内核中现有的数据流模式(单工/双工)，目前只能以相同的 TX 和 RX 信道数量来配置内核。要想使两个方向的信道数量不同，您需要为每个方向生成两个 Aurora 单工内核。赛灵思应用指南 1227，“采用 Aurora 64B/66B IP 核的非对称信道设计” (XAPP1227) 中介绍了在 7 系列 FPGA 上构建非对称信道设计的方法。

　　另外一个有用的设计策略是 BUFG 资源优化。通常，为了实现在相同或不同线路速率下工作的多个 Aurora 内核，系统设计人员需要知道器件具体的时钟要求和限制。要想实现很多条 Aurora 链路，就需要为每条链路生成时钟。节约时钟资源会提高系统的性价比。如果系统设计具有多个模块，而且时钟资源 (BUFG) 紧张，那么应考虑用 BUFR/BUFH 代替 BUFG。建议您使用相同类型的缓冲器驱动 GT 内核的两个 TX 路径用户时钟。

　　表 4–3 个四信道设计的最优信道选择

　　图 4–用 Aurora 实现跨链路的非对称数据传输

　　7 系列 Aurora 内核需要一个额外的动态重配置端口 (DRP) 时钟输入，否则将需要使用一个 BUFG。如果 Aurora 的自由运行时钟频率选定在允许的 DRP 时钟范围内，那么 Aurora 输出的自由运行时钟可以重复使用并连接回到 DRP 时钟。这样您可节省所生成设计中的 BUFG 数量。

　　在为多个 Aurora 设计选择线路速率时，您应记住：

　　如果线路速率是整数倍数，便于时钟推导和在多条链路之间共享，这样您就可共享时钟资源。如果将共享逻辑特性延伸到谐波线路速率，您就可以通过少量的额外时钟分频器为从机 Aurora 内核生成所需的输入频率。

　　未来机遇

　　Aurora 具有很高的灵活性，可用来创建多种系统配置和应用。在赛灵思VivadoIP Integrator 这样的强大工具帮助下，较高的设计输入生产力和系统级资源共享正在加速 All Programmable 应用领域的创新。凭借赛灵思 UltraScale 架构，具备更多 GT 通道的器件可受益于更强的 GT 线路速率支持，因此能够实现更多的设计可能性和更高的资源利用率。

　　表 5–在 48 条单信道设计中使用共享逻辑特性所实现的资源优势

　　如需评估 Aurora 内核，敬请查看IP Catalog、IPI 和 Aurora 产品 Web 页面：http://china.xilinx.com/products/design_resources/conn_ central/grouping/aurora.htm.