混合同余法产生随机噪声的FPGA实现

本文中的FPGA设计平台选用Altera公司的StratixⅣ芯片EP4SGX230KF40C4ES，开发工具使用Quartus II和Modelsim对其进行功能仿真并观察仿真结果。

图3所示为该设计的RTL级电路，从图中可以看出，电路共有3个输入信号：使能信号en，复位信号rst_n，时钟信号clk。该电路的核心是计数器模块和ROM表模块。ROM表模块的实现使用Altera内部的LPM_ROM IP核。电路工作时，由计数器cnt产生地址信号，送给ROM表中进行寻址，在输出端就可以产生数字高斯白噪声序列。

利用Modelsim仿真工具进行仿真，可以观察到输出的高斯白噪声序列，仿真结果如图4所示。

将输出序列改成模拟形式，可以看到产生的数字高斯白噪声的波形，如图5所示。

4 结论

本设计实现的高斯白噪声发生器电路，工作稳定，并且在PC主控端可以根据不同要求，通过改变均值方差和种子值，从而得到服从正态分布统计特性的不同样本，进而得到不同种类和满足不同特性的噪声。实验结果产生的高斯白噪声符合噪声随机性和统计特性的要求，本设计可以应用在有源干扰机的工程实践中，有比较好的实用特性。