基于变换采样的超宽带接收机设计

3 实验结果与分析

该系统用于无失真接收脉冲超宽带周期信号。超宽带信号脉冲重复频率为1 MHz，脉宽为1 ns，如图3所示。ADC的采样时钟由FPGA内部的增强型PLL对系统时钟倍频产生，而每个脉冲重复周期的采样时钟延时由延时芯片控制，每个周期的延时时间为125 pg。调试采样的采样时钟为320 MHz，而每个脉冲重复周期内只选取40个采样点。采样间隔为1/320μs，那么要恢复一个完整的脉冲需要25个周期。在第一个周期内得到40个采样点，将其存到地址为0，25，50，…，975的非相干累加RAM中，在第二个周期内，我们将采样时钟延时125 ps后得到的采样值存到地址为1，26，51，…，976的RAM中，依次，可以得到25个周期1000个采样点，然后在将这些点从输出缓存RAM中顺序读出，即可得到经过排序的采样数据了。通过Chipscope抓取排序后的信号，如图4所示。当超宽带脉冲脉宽为10 ns时，通过变换采样采出来的波形如图5所示。 Chipscope的观察时钟为320 MHz，而输出缓存RAM的读时钟为160MHz，因此顺序读出的信息数据在时间轴0～2 000内。由于输入噪声的叠加，变换采样的波形带有一定的毛刺。如果在射频变压器之前放置一个低噪放(LNA)，那么采样出来的波形将会平滑很多。

4 结论

文中设计了一种基于变换采样的超宽带接收机，其重点集中在脉冲的变换采样部分。脉冲采样主要是通过接收机上的ADS5463芯片实现，而脉冲采样时钟是通过接收机上的FPGA和可编程延时芯片进行控制，数据处理是通过FPGA进行实现。实验结果表明，该接收机能够对上GHz带宽的超宽带信号进行采样接收，等效采样率可以达到8 GS/s。这可以用于超宽带通信与测距。