详解：基于FPGA的虚拟DPO设计

　　2.3.3采集控制和数据缓冲

　　模数转换器输出的高速数字信号在采集控制模块的控制下写入数据缓冲区，之后进行数字荧光处理。如图6所示。对于高速数字信号的控制和缓冲一般采用高速数字电路实现。一种方案是采用专用集成电路（ASIC）实现高速控制和数据缓冲。但是，专用集成电路成本极高，而且不能修改，一般用于经过充分验证的，成熟的数字电路设计。另一种方案是采用高速FPGA。

　　现场可编程门阵列（Field Programmable Gate Array， FPGA）是一种含有可编程元件的设备，其速度一般比专用集成电路慢，但仍快于通用微处理器，适合做高速数据控制器。并且FPGA的可编程特性和低廉的价格适合项目初期开发阶段的原型验证。

　　示波器的采集控制和数据缓冲模块是在FPGA中完成的，该模块根据用户设定的触发条件，从无限长的波形信号中截取用户感兴趣的部分来显示。数据存储系统的存取控制模块也在FPGA中实现。

　　2.4数字荧光处理模块

　　数字荧光处理单元的主要工作有如下几个方面：

　　（1） 进行波形的荧光显示，达到模拟示波器的荧光显示效果

　　数字荧光示波器将采集到的波形进行荧光显示，通过波形亮度显示长时间内信号出现的频度情况，完整地保留了多个通道波形显示的亮度层次信息，达到模拟示波器的荧光显示效果。在某一点的出现频度越大，该点在荧光屏上显示的亮度就越大;在某一点的出现频度越小，该点在荧光屏上显示的亮度就越小。

　　（2） 网格的调节控制

　　当利用数字荧光示波器观测信号时，为了观测精确，需要荧光屏在显示波形信号的同时显示网格。

　　（3） 波形荧光显示亮度的调节控制

　　当利用数字荧光示波器观测信号时，显示的波形亮度会直接影响到观测效果，过亮或者过暗的波形，会使波形的细节分辨不清，都不利于用户观测。因此，需要加入波形荧光显示亮度的调节功能，使用户可以调节荧光屏上显示的波形亮度，有利于波形观测。

　　（4） 波形消隐百分比的调节控制

　　当利用数字荧光示波器观测信号时，有时需要使波形在屏幕上滞留一定的时间后再消失，或者有时需要将出现的波形永远显示在荧光屏上，如毛刺等偶发信号。因此，需要加入波形消隐百分比的调节功能，使用户可以调节波形在荧光屏上显示的持续时间。

　　（5） 多通道波形的荧光显示及通道优先级的控制

　　当示波器同时观测多个通道时，不同的通道应该显示为不同的颜色以示区分。同时，多个通道同时显示时，应有优先级的区分，即哪一个通道应该显示在最上层。用户应该能够通过调节控制，将最关心的通道波形显示在所有波形的最上层，便于波形观测。

　　（6） 满足数字荧光示波器实时显示的要求

　　示波器是一种实时测量仪器，需要满足波形实时显示的要求。因此在进行波形的荧光显示时，要尽量提高处理速度，以提高实时性。

　　本章将首先详细介绍数字荧光处理单元的设计思想，并在此基础上，具体介绍数字荧光处理单元的设计及实现。

　　由需求分析可知，为了实现波形的荧光显示，首先需要定时一段时间，将在这段时间内采集到的若干次波形进行叠加，并记录所有波形点出现的频度。因此数字荧光处理单元内部需要设计一个存储器，以记录一段时间内所有波形点出现的频度，称之为模拟荧光屏存储器。同时，需要一个波形叠加处理模块，完成将 若干次波形进行叠加后的频度存储到模拟荧光屏存储器的功能。

　　然后，当定时时间到时，将之前叠加储存在模拟荧光屏存储器中的所有单元信息读出，经过颜色转换形成一帧波形图像送显示器进行显示;同时将读出的模拟荧光屏存储器中的所有单元信息进行消隐处理，再写回模拟荧光屏存储器。

　　送到显示器进行显示的一帧波形图像是一幅和显示屏的波形显示区具有同样大小和分辨率的像素图像。它的原始信息是存储在模拟荧光屏存储器中的。模拟荧光屏存储器实际上是一个二维的动态数据库。数据库的地址单元是与波形显示区的像素点一一对应的。因此数据库的大小由数字荧光示波器的荧光屏波形显示区的总像素点确定。横轴对应于时间轴，纵轴对应幅度轴。规定显示区的左下角对应数据库的起始单元，其后的数据单元按对应屏幕从左到右，从下到上的次序排列。

　　由上可知，整个数字荧光处理单元应包括五个子单元协同工作：波形数据缓冲存储器、模拟荧光屏存储器、波形激活处理模块、波形消隐处理模块和颜色转换处理模块等，它们共同完成多路波形的数字荧光处理，并每隔一定时间形成一帧波形图像输出给显示器，同时进行一次消隐处理。各个子单元之间的联系如图8所示。

　　2.5 PC机部分

　　PC机与FPGA经USB进行数据交互（DPX数据与控制信息），PC机通过USB给FPGA供电，DPX数据经USB传到PC机后通过LABwindows处理显示。