一种超低功耗、容错的静态随机存储器设计
这一分析表明基于DICE结构的SRAM存储单元具有抗SEU特性。
2 数据读写电路设计
该SRAM存储器的具体工作过程描述如下：首先从10位地址输入端(A0～A9)口把CPU发出的地址信号传送进来，控制信号也一并传送进来；然后译码器根据所给的读／写地址进行译码，译码后读／写控制信号把相应的字线打开，由读／写控制信号分别控制读／写过程。写操作过程，数据输入端口把准备好的数据写进存储位元；读操作过程，BL与上产生电位差，经过灵敏放大器(Sense Amplitier，SA)放大后输出，从而实现从存储单元中读出存储值，通过数据输出端口，把存储在位元中的数据读出。
2．1 读控制时序电路
读操作分为两个阶段：等化阶段和灵敏阶段。在等化阶段中，灵敏放大器将驱动两条互补位线(BL和)上的电压在同一水平上，这是为了实现更高的数据读出速度。如果两个位线上的电压差与所需的位线电压差相反，那么存储单元将需要花更多的时间来驱动位线，以获得足够的电压差。等化阶段结束的同时，读字线也将打开，开始读取数据。完整的控制电路如图4所示。
2．2 写控制时序电路
相对于读控制时序电路，写控制电路简单得多，因为它只需要接收输入的数据到相应的BL和上。完整的写控制电路如图5所示。
3 仿真结果
本文提出的SRAM存储单元为基于DICE结构的16T单元，采用TSMC 90 nm CMOS工艺，利用Cadence进行仿真，数据读操作的波形如图6所示，其中，CLK为时钟信号，RD为数据读信号(低电平有效)，RWL为读字线，BL和分别是位线和反位线，DOUT为存储单元的读出数据。首先将数据“0”和“1”分别写入两个不同地址的存储单元里，当RD有效，SEN信号为高电平时，BL和上的数据通过灵敏放大器放大，最后再将数据DOUT读出。
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