基于FPGA的通用位同步器设计方案（二）

　　在图8中，x为基带码元序列，y为内插值输出，clk_t为基带码元时钟，clk_bs为提取出的位同步信号。从图中可以看到，clk_bs经过定时环路调整，其上升沿逐渐向clk_t的下降沿（即最佳判决点）靠近，且随着基带码元速率的变化，clk_bs也会随之变化，但其中心频率与clk_t相同，相位与最佳判决点相差不超过半个码元周期，可以进行码元判决，这表明本设计对2 Kb/s~1 Mb/s内的基带信号，均可实现位同步。

　　4 结语

　　本文提出了一种基于FPGA的通用位同步器的设计方案。该设计方案中的同步器在传统Gardner 算法的基础上进行了改进，其中，内插滤波器采用Farrow结构，定时误差检测采用GA-TED算法，环路滤波器和内部控制器参数可由外部控制器设置，因而实现了较宽速率范围内基带码元的位同步。仿真结果表明，该方案占用FPGA资源较少，并且在实际应用中具有可靠有效性。