错误使用派生时钟对逻辑时序的影响

　　MCLKB3 《= MCLK_EXT;

　　MCLKB2 《= MCLKB3;

　　MCLKB 《= MCLKB2;

　　MCLK 《= MCLKB | MCLKB2 | MCLKB3;

　　end

　　end

　　两个从逻辑功能上看是一样的，但修改后因为只使用CLK48M时钟，逻辑都是以CLK48M为触发时钟，省去了一级触发器的延时，于是大大缩短了从源到目的寄存器的延时。提高了最高时钟速率。编译后打印CLK48M系统时钟最高频率信息如下：

　　Info： Clock “CLK48M” has Internal fmax of 77.08 MHz between source register “img_lgc:img|DATABUF［13］” and destination register “img_lgc:img|CAM_D［6］” （period= 12.974 ns）

　　可以看到CLK48M最高频率可以达到77.08M，这个频率是由“img_lgc:img|DATABUF［13］”到“img_lgc:img|CAM_D［6］”之间的路径决定的。后面再继续针对该网络做优化。

　　这种使用衍生时钟的方法是很多人逻辑设计中存在的错误（因为对时序影响非常严重，所以这里称它为一个错误也不为过），因为比较有典型性，所以特意整理了一下，希望引起初级逻辑工程师的注意。