如何同步多个AD9779 DAC

作者：时间：2012-10-22 来源：网络收藏

KGROUND-COLOR: rgb(255,255,255); orphans: 2; widows: 2; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px" align=left>　　SYNC_O驱动器和SYNC_I接收器规定用于LVDS电平(参见AD9779数据手册)。

　　驱动多个 AD9779器件的CMOS数字数据输入的并行数字输入总线在时间上应均衡。如果多条数据总线不均衡，可以利用 AD9779的编程能力，通过DATA_CLOCK_DELAY(寄存器0x04的位[7:4])以大约180 ps的增量偏移各AD9779的锁存时间。AD9779无法补偿单条数据总线中包含的位偏斜。

　　在所有AD9779器件上，SYNC_I、REFCLK输入与CMOS数字输入数据之间都存在建立保持关系。AD9779数据手册的"时序信息"部分说明了这些时序关系。

　　SYNC_O和SYNC_O_DELAY的推荐应用是利用SYNC_O_DELAY来均衡SYNC_I和REFCLK的时序，确保其时序关系有效。

　　SYNC_I具有其自己的可编程延迟，可以通过寄存器0x05的位0 (MSB)和寄存器0x06的位[7:4] (LSB)设置。SYNC_I_DELAY可以用于均衡不理想或者选用图2所示电路的应用中。SYNC_I通过将同步接收器使能位(寄存器0x07的位7)置1而使能。

　　表1显示了增量延迟SYNC_O_DELAY和SYNC_I_DELAY,这些延迟可以通过SPI寄存器设置。

　　表 1

　　图4所示为用于同步多个AD9779的内部电路框图。在可编程的延迟后，SYNC_I信号得到处理，使得对于SYNC_I的每个上升沿，只剩下一个长度为 DACCLK周期的脉冲。注意在这种情况下， DACCLK代表AD9779 DAC的内部采样速率时钟，它可以与REFCLK相同，具体取决于对AD9779的编程。长度为DACCLK周期的该单一脉冲驱动图4中的5位分频器的负载信号。分频器延迟逻辑的5信号输出代表所有插值速率的可能DATACLK信号，包括使能零填充的可能性。通过设置DACCLK偏移寄存器，图4中的位1至位4可以DACCLK周期为增量进行延迟。5位分频器的内部时序、负载信号的影响和DACCLK偏移值如图6所示。