ize-adjust: auto; -webkit-text-stroke-width: 0px"> 硬件电路使用Altera公司的复杂可编程逻辑器件（CPLD）来实现。其结构用Verilog HDL语言描述。其中，nCs为片选信号，由地址译码产生（地址输出及译码的描述省略），Clk为外部时钟源，DataOut和ClkOut分别为输出数据和输出同步脉冲。为防止系统超时，Clk应有较高的频率，大约为10 MHz左右。接口的Verilog HDL描述如下：
4 结束语
用EPP并行口扩展移位寄存器输出接口，充分利用了EPP的握手信号，因而在软件设计时不需要对移位寄存器的状态进行查询，只需对基地址＋4端口进行写操作，即可完成一个字节的移位寄存器输出，简化了软件编程，实现了高的传送速率（传送速率可达8Mbit／s）。以此为例还可扩展出多路开关量通道等接口。
1 Institute of Electrical and Electronics．IEEE Standard Signaling Method for a Bidirectional Parallel Peripheral Interface for PersonalComputers．IEEEStd 1284，2000
2 宋万杰等．CPLD技术及其应用．西安：西安电子科技大学出版社，1999
3 J．Bhasker．Verilog HDL硬件描述语言．北京：机械工业出版社，2000
模拟电路文章专题:模拟电路基础
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