基于PCI总线多通道数据采集系统的设计

ine! important; FLOAT: none; WORD-SPACING: 0px; FONT: 14px/24px Verdana; TEXT-TRANSFORM: none; COLOR: rgb(0,0,0); TEXT-INDENT: 42px; WHITE-SPACE: normal; LETTER-SPACING: normal; BACKGROUND-COLOR: rgb(255,255,255); orphans: 2; widows: 2; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">　　2.4 实时处理模块?
　　在数字信号处理领域，很多情况下，模拟输入数字化后需要进行实时处理，同时需要计算机的参与(参数控制、数据传输等)。这就需要实时性很强的DSP参与处理，这里选用TMS320C5416作为DSP处理芯片，他具有一般DSP的特点，这里不在赘述。?至于DSP与PCI9054间的接口，考虑到充分发挥他们的高速优势，采用FIFO缓冲器在二者之间交换数据，而控制逻辑由CPLD完成,如图4所示。?

　　2.5 CPLD逻辑控制?
　　系统采用ALTERA公司MAX7000A系列的EPM7256A芯片，他的配置程序固化在芯片内的?E?2PROM?中，所以该器件不需要专用的配置存储器，所有MAX7000A系列产品都由ALTERA公司提供的编程硬件和软件进行编程。
　　利用EPM7256A内部逻辑单元设计实现局部总线控制器，用于实现局部总线的状态控制，同时利用其内部逻辑编程形成存储阵列构成SRAM，存放发往各端口的操作指令。?
　　2.5.1 状态机设计?
　　在PCI目标和DMA传输模式下，PCI9054是局部总线的主设备,通过设置PCI9054内部配置寄存器可以使能或禁止外部等待输入控制信号READY#，以使PCI9054工作于内部等待或外部等待状态。若READY#信号被禁止，则在每次传输的地址和数据间插入等待状态，其数目由内部等待状态计数器决定。若READY#信号使能，则READY#信号的持续时钟周期数目决定了PCI9054所附加的等待状态。系统采用外部READY#信号，以决定等待状态。图5为局部总线状态机转换图。?

　　从状态图可以看出，该状态机有3种传输状态，空闲状态、等待状态和传输状态。状态机能成功与PCI9054配合完成数据传输，传输性能稳定，效果较好,是现在PCI9054局部总线状态机设计的一般方法。通过实际测试，在用户模式下，查询方式DMA传输速度可以稳定达到68 MB/s。?
　　2.5.2 改进的状态机设计?
　　PCI总线峰值速率为132 MB/s，在上述状态机和传输状态下，DMA速率只有68 MB/s，说明其中存在漏洞。