设计性能:物理综合与优化

　　时序驱动打包与布局是物理综合实现流程的核心。当您采用这个选项 (map -timing)，布局布线的布局阶段将在 Map 中完成，允许在初始结果未达最优时对打包决策进行重新审查。时序驱动打包迭代流程替换了无关逻辑打包(unrelated logic packing)。

　　赛灵思物理综合与优化中包含不同级别的优化。第一级优化是在 ISE 6.1i 软件中引入的，从进行逻辑变换开始，其中包括扇出控制、逻辑复制、拥塞控制，以及改进的延迟估计。这些例程使设计实现了更高效的打包和布局，达到了更快的时钟频率和更高密度的逻辑利用率。

　　下一级增加了逻辑与寄存器优化;Map 可重新安排单元以改进关键路径延迟。这些变换为满足设计时序要求提供了极大的灵活性。使用了大量不同技术(包括内部引脚交换、基本单元切换，以及逻辑重组)将物理单元转换成逻辑上等效的不同结构，以满足设计要求。

　　ISE 8.1i 软件引入了另外一级物理综合：组合逻辑优化。该 -logic_opt 开关将开启一个流程，对设计中的所有组合逻辑进行检查。给定布局和时序信息，您可以对优化 LUT 结构做出更可靠的决策，以改进总体设计。

物理综合与优化示例

　　逻辑复制：如果一个 LUT 或触发器驱动多个负载，而这些负载中有一个或多个负载的放置位置离驱动源的距离太远因而无法满足时序要求时，可以复制该 LUT 或触发器并放置在靠近该组负载的地方，从而减小布线延迟(图 1)。

　　逻辑重组：如果关键路径跨越多个切片中的多个 LUT，可利用较少的切片对该逻辑进行重新组织，采用时序上更高效的 LUT 与多路转换器组合来降低该路径所需的布线资源(图 2)。

　　基本单元切换：如果一个功能使用 LUT 和多路转换器构成，物理综合与优化可对该功能进行重新安排，将最快的路径(一般通过多路转换器选择引脚)分配给最关键的信号(图 3)。