基于AVR和FPGA数字式移相信号发生器的设计

2.3 嵌入式锁相环的设计

当输出波形频率较高时，由于采样一个完整周期的波形数据点数减少，势必引起波形失真，要消除波形失真，一是可以增加采样波形数据的点数，二是提高系统的主工作时钟频率。若不增加外配ROM的情况下，可以使用后一种方法。本系统设计时在充分利用FPGA的存储空间的情况下，为了提高波形的输出频率(在不失真的条件下)，还使用了Cyclone器件中的嵌入式锁相环，提高系统的主工作时钟频率，在实际工作时的主时钟频率达120 MHz。其在QuartusⅡ下的仿真图如图5所示。

3 实验结果

最后D／A输出的信号经过滤波后得到的信号波形如图6所示。

4 实验结论

通过设计和实验，得出以下结论：

(1)本设计通过键盘控制波形输出的频率和相位，波形频率可调范围为：10 Hz～15 MHz，相位可调范围为：0°～360°，频率最小步进值为1.795 15 Hz。

(2)波形失真度与储存波形ROM的位数及主工作时钟频率有关。

(3)使用FPGA中的嵌入式锁相环或者增加采样波形数据的点数(此时需要外配置ROM)，可以大大提高主工作时钟的频率，消除波形失真。采用哪种方法或同时采用两种方法，取决于实际应用的需要。采用VHDL语言，具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。

(4)基于FPGA和VHDL的在系统可重编程的特点，系统更新只需修改VHDL程序即可，无需重新制作系统。外围电路数／模转换器的控制也可由VHDL程序实现，因此数／模转换芯片更换方便。

(5)采用ATmega16单片机，可实现在线编程，方便灵活，提高了开发效率，同时采用串行数据传送方式占用口线少，减少了资源的浪费。

(6)本设计中的DDS电路与专用DDS集成芯片相比，其灵活性更好，可生成任意波形，频率分辨率高，转换速度快，稳定性好，精度高，且均可对频率、相位、幅度实现程控，更重要的是，他如果作为IP核将具有更大的可移植性。