内嵌ARM核FPGA芯片EPXAl0及其在图像驱动应用

2EPXAl0的工作方式

EPXAl0嵌入式处理器部分提供了两条32位AMBA微控制器总线AHB1、AHB2，分别用于片内各种资源的通讯，如图1所示。基于AHB1、AHB2总线，EPXAl0的工作方式大致可分为三种：(1)ARM作为AHB1总线的主控，直接访问AHB1总线的从属资源，包括SDRAM控制器、片上SRAM、中断控制器等。(2)ARM作为AHB1总线的主控，通过AHBl-2桥访问AHB2总线上
的从属资源，包括UART、E-BI、SRAM、Stripe-To-PLD桥等，同时通过Stripe-To-PLD
桥对FPGA进行访问和控制。(3)FPGA通过AHB2的总线主控PLD-To-Stripe桥访问AHB2总线上的从属资源，包括SRAM、SDRAM控制器、UART等。

EPXAl0片内集成了软件可编程锁相环路(PLL)，为微控制器总线及SDRAM控制器提供了灵活精确的时钟基准。

3 EPXAl0在图像驱动和处理方面的应用

本文所述的图像驱动和处理系统主要利用FPGA逻辑控制实现简单、对大量数据做简单处理速度快以及ARM软件编程灵活的特点，系统框图如图2所示。在芯片FPGA部分，构造了CMOS驱动模块，驱动CMOS图像传感器使之能够采集图像数据。然后图像数据经数据接收模块存入片外SDRAM中，并经串口传人PC机，要将图像数据在PC机中显示成图像，还需编写基于CDib类的图像显示程序；同时将图像数据经芯片ARM部分的图像处理算法(本系统采用Sobel算子)处理，处理后的图像数据才能经串口传给PC机进行显示。为了验证基于ARM的图像处理算法实现的正确性，还将这一算法在PC机中进行了实现，最后针对同一幅图像，将两种实现的结果进行了比较。

3．1图像的驱动

3．1．1 CMOS图像传感器的驱动

要使CMOS图像传感器成像，必须设计正确。的驱动时序，包括行同步、列同步、场同步及曝光时间设定等时序。利用FPGA逻辑编程简单的特点，用硬件描述语言Verilog HDL编程，可在FPGA中实现CMOS图像传感器的驱动时序，该驱动时序的仿真结果如图3所示。图中，ld_y为行选通信号；ld_x为列选通信号；cal为场选通信号；clk_adc为内部A／D转换器所需的时钟；addr为行列地址线；sys_reset为曝光时间设定信号；s和r为内部放大器选通信号。