一种基于锁相环的时钟系统设计

图3 中的延迟单元及选择单元可以建立在PMOS型源耦合差分放大器基础上，该类型放大器带有NMOS型负载，它同时能实现压控摆幅调整，主要通过调整电压及改变有效负载线来实现。电流源的高阻态增加了对源耦合部件的电源噪声抑制，同时，N阱也有效地隔离了P型衬底上的大量噪声，增加系统噪音抑制性能。

仿真结果

使用Cadence中的SpectreRF对所设计电路进行仿真，利用0.6μm，3V/5V，双多晶(Double Poly)、双铝(Double Metal)CMOS工艺参数。VCO是锁相环中关键模块，对VCO做PSS以及PNoise分析，可得到其相位噪声图形，如图4所示，在100kHz处相位噪声近似为－110dBc/Hz。图5是VCO的增益曲线，增益约为380MHz/V，有较好的线性度。

设计总结

由于锁相环中包含模拟电路，噪声干扰也是设计中需要克服的问题。大型数字电路翻转所产生的电源噪声影响锁相环中模拟电路的工作，输出的时钟周期将会因为电源噪声或者其它干扰源(例如MOS管的热噪声)的影响而改变，通常把它称为输出“抖动”。时钟抖动将直接影响到集成电路最高的运行频率，因为它将减少可用的时钟周期。随着可用时钟周期减少，在关键路径上的数字电路在一个周期内得不到足够长的时间来处理数据，直接导致所谓 “关键路径错误”。此外，有大功率芯片干扰或者数模混合电路共衬底时，电源噪声的影响更加明显。

Δθ_out=Δf_out/f_m

高频噪声和低频噪声因产生机理不同而体现出来的性能也相差很大,所以在不同的应用场合对其采取的抑制方式也不一样。低频噪声一般包括电源纹波、电阻和晶体管随机热噪声、晶体管随机闪变噪声等。高频噪声主要是来自数字电路的高速翻转以及芯片控制部件的快速切换，在芯片时钟设计中，该类型噪声占主导地位。高频噪声因为其频率比较高，所产生的相位偏移Δθ_out比较小，一般高频噪声用周期性的“抖动”来描述。

经典的锁相环路中包含有模拟电路，因此对噪声非常敏感，对于片上集成的锁相环路一般采用以下措施来消除噪声：

1. 用电源和地线包围整个锁相环。地线圈能够使锁相环周围的衬底电位保持稳定，恒定的衬底电位能够抑制噪声，而输入输出单元以及其它逻辑电路引入的噪声大部分是通过衬底耦合引入的。

2. 将锁相环路的电源线与芯片其它系统的电源线分离。因为经常在逻辑电路部分或者接口电路部分出现瞬间大电流，导致主电源的电位不断变化。电源电压不断变化将影响锁相环噪声抑制功能，所以在设计锁相环路的电源以及地时，应该考虑将主电源部分与锁相环电源部分分离，并且都用单独的引脚给出。

3. 把锁相环路的输入引脚放置在锁相环路旁边，以免其受到电源波动以及其它干扰的影响。