基于51单片机和CPLD的数字频率计的设计

　　等精度测频原理

　　本系统采用等精度测频的原理来测量频率，其原理如图2所示。

　　图2 等精度测频原理图

　　图2中的门控信号是可预置的宽度为Tpr的一个脉冲。CNT1和CNT2是两个可控计数器。标准频率信号从CNT1的时钟输入端FS输入，其频率为Fs；被测信号经整形后从CNT2的时钟输入端FIN输入，设其实际频率为Fxe，测量频率为Fx。

　 　当门控信号为高电平时，被测信号的上沿通过D触发器的Q端同时启动计数器CNT1和CNT2。对被测信号Fx和标准频率信号Fs同时计数。当门控信号为 低电平时，随后而至的被测信号的上沿将使这两个计数器同时关闭。设在一次门控时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则：

　　Fx/Nx=Fs/Ns(标准频率和被测频率的门宽时间Tpr完全相同)就可以得到被测信号的频率值为:

　　Fx=(Fs/Ns)×Nx

系统硬件电路设计

　　1 系统总体设计

　　本系统的硬件电路包括键盘控制模块、显示模块、输入信号整形模块以及单片机主控和CPLD模块。键盘控制模块设置5个功能键和3个时间选择键，键值的读入采用一片74LS165来完成，显示模块用8只74LS164完成LED的串行显示。

　 　系统由一片CPLD完成各种测试功能，对标准频率和被测信号进行计数。单片机对整个测试系统进行控制，包括对键盘信号的读入与处理；对CPLD测量过程 的控制、测量结果数据的处理；最后将测量结果送LED显示输出。被测信号整形电路主要对被测信号进行限幅、放大、再经施密特触发器整形后送入CPLD。用 50MHz的有源晶振作为CPLD的测试标准频率。单片机由外接12MHz标准晶振提供时钟电路。系统组成原理如图3所示。

　　图3 系统原理框图

　　2 CPLD逻辑模块设计

　　根据等精度测频原理，利用VHDL实现的测频顶层电路模块逻辑结构如图4所示。

　　图4 系统顶层模块图

　　该模块由4个子模块构成。其中CONTROL1为测频或测周期控制模块；CONTROL2为测脉宽和占空比控制模块；CHOICE为自校与测量选择模块；COUNT为基准频率和被测频率计数器模块。