一种基于PXI的高速数字化仪模块的设计应用

2 系统设计实现

　　2．1 模块化的FPGA设计

　　本文所设计的数字化仪是基于高性能FPGA芯片实现的，FPGA承担了绝大部分的控制和数据处理任务，是本设计的核心器件。对FPGA进行模块化设计，是大型系统设计的常用方法。合理分割功能模块，能加快FPGA的开发，也有利于代码的移植和重复利用。在设计时将FPGA分成高速A／D接口模块、数据降速模块、调理通路控制模块、存储接口模块、PXI接口控制模块等主要功能模块设计。FPGA内部模块划分和数据流向如图2所示。

　　A／D接口模块主要实现FPGA和高速A／D转换器的互联，以LVDS格式总线接收数据和采样时钟，该部分电路决定数据采集的稳定性，需要从硬件和软件两个方面保证；数据降速模块采用抽取滤波器将信号降低到需要的采样速率；调理通路控制模块主要实现对A／D前端电路的控制，包括耦合方式、匹配阻抗选择、增益自动控制、偏置和触发电平控制等；PXI接口部分主要实现和PXI主机的通讯译码；存储控制模块完成对外部SRAM的控制，实现数据缓存；时钟管理模块负责采样时钟的分频、倍频等处理。

2．2 高速数据采集和存储接口设计

　　高速数据采集系统的输入输出接口设计是尤为重要的，高速IC芯片的相互连接是决定数据采集系统稳定性的关键因素之一，低功耗及高的信噪比是有待解决的主要问题。通常实现高速采集系统中芯片间互联有两种接口：PECL和LVDS。正电压射极耦合逻辑PECL(Positive Emit-ter-Coupled Logic)信号的摆幅小，适合于高速数据的串行或并行连接，PECL间的连接一般采用直流耦合，输出设计为驱动50 Ω负载至(VCC -2V)，连接电路如图3所示。

　　低压差分信号LVDS(Low Voltage Differential Signal)标准是一种小振幅差分信号技术，它使用非常低的幅度信号(100～450 mV)。通过一对平行的PCB走线或平衡电缆传输数据。在两条平行的差分信号线上流经的电流方向相反，噪声信号同时耦合到两条线上，而接收端只关心两信号的差值，于是噪声被抵消。由于两条信号线周围的电磁场也互相抵消，故差分信号传输比单线信号传输电磁辐射小很多，从而提高了传输效率并降低了功耗。LVDS的输入与输出都是内部匹配的，采用直连方式即可，连接方式如图4所示。