基于FPGA的仿真系统数据采集控制器IP核设计

　　4 仿真与验证

　　本文选用Altera公司的Cyclone系列的EP1C12240C8器件，并在Quartus7.2环境下采用VHDL语言实现前述IP 核的方案设计。IP核设计完成后，利用SoPC Builder对其进行功能仿真和时序分析。在仿真测试中，以按键模拟实际开关动作；以数码显示器数值变化模拟实际仪器仪表或传感器动作，分别对该IP核的发送和接收功能进行仿真测试。

　　本IP核发送功能仿真测试所得波形如图7所示。系统的时钟允许信号ClockEna有效后，系统寄存器有效信号MemoEna及寄存器读信号MemoRd相继变为有效，系统在IP 核处理逻辑给出发送信号SdEna之后开始发送寄存器中读出的数据。在此过程中，不断检测发送完成信号DataEND及超时控制信号Timechip，如DataEND有效则停止发送，如前述两信号同时有效或直到Timechip信号变为有效，则停止本次发送，向IP 核处理逻辑反馈重发信号Retry。同理，IP 核接收功能仿真测试所得波形如图8所示。通过分析波形可以得出，IP 核处理过程与前述功能逻辑设计一致。

　　本文提出了一种数据采集与控制系统软IP核的设计方案，对其采用VHDL语言描述实现，并进行了功能仿真测试。经测试证明，该方案能满足设计要求，且成本较低，处理逻辑简单，可方便地移植到多种大型的工业模拟仿真系统中，应用前景广泛。

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