一种基于FPGA的自适应谱线增强系统的设计

　　流水线结构中调用乘法器的VHDL代码如下：

4 仿真结果分析

　　VHDL程序在QuartusⅡ软件上部分仿真结果如图6所示，图中仿真数据以十进制表示。因为仿真结果不便于绘制类似Matlab中的图形，将仿真结果的数据与Matlab仿真结果进行对比。通过行比较，发现处理结果在大体上与Matlab相一致，但是在幅度上整体有些衰减，这是由于FPGA中将处理结果的低位进行截尾处理，而Matlab仿真环境使用浮点形式、数据位数长，处理精度远高于FPGA，FPGA设计中存在较大的截尾误差。该仿真结果表明，基于：FPGA实现ALE是切实可行的。

5 结 语

　　系统采用FPGA芯片加上少量的外围电路，完成了信号的自适应谱线增强。通过调用FPGA片内乘法器和片内存储器，完成了LMS算法的自适应谱线增强，仿真结果与理论相符合。现代数字信号处理算法大多要进行大量的乘法运算，调用FPGA片内乘法器是实现这些算法的快速高效而又经济的手段，这使得复杂信号处理算法在FPGA上实现成为可能。流水线结构是硬件设计中牺牲资源以提高速度的有效手段，有效地利用流水线可以显著地提高资源利用率和处理速度。该设计可以实现高速、准确地谱线增强，在需要滤除宽带噪声提取单根谱线的领域具有一定的现实意义。