基于FPGA的DDR内存条的控制研究与设计
2 内存条电路设计
由于DDR SDRAM采用的时钟频率较高，加上DDRSDRAM的数据率为时钟速率的两倍，DDR SDRAM对时钟质量的要求很高，必须保证时钟上升沿的时间小于5％的时钟周期。DDR SDRAM的数据线与相对应的数据采样信号(DQS)的长度要尽量相等，来保证数据的采样窗口尽量要大一些。由于信号质量要求高，我们将所有的信号线都采用微电线和带状线来传输。使用FPGA和内存条的IBIS模型进行仿真来保证设计中信号的完整性，我们将信号分为3类，第一类，由FPGA到DDR SDRAM的时钟差分信号；第二类，由FPGA到DDR SDRAM的控制线；第三类，FPGA与DDR SDRAM之间的双向传输线。对三类IBIS模型的herperlinx仿真如图4：
通过仿真我们可以确定3类信号线中带状线和微带线板厚，铜厚，以及信号线的线宽，线长等参数。
评论