基于CPCI体系的高性能监测测向处理平台研究

　　高速ADC是大功耗器件，通常更高的采样率将消耗更多的功耗。在使用多ADC多通道的系统中，耗散问题则更为严重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，该器件功耗127 mW，用1.8 V低压模拟电源工作，提供73.4 dB的信噪比和85 dB的无寄生动态范围。0.17 ps RMS的超低孔径抖动允许其以卓越噪声性能进行中频欠采样。创新性数字输出可以设置为全速率CMOS、双数据速率CMOS或双数据速率LVDS。双数据速率数字输出允许数据在时钟的上升沿和下降沿发送，从而将所需数据线数量减少了一半。另外，对高速信号进行高分辨率的数字化处理需审慎设计时钟电路，就LTC2261和LTC其他高速14 bit系列ADC所表现出的性能看，在高速采样时，0.5 ps的抖动就可对SNR产生明显影响。由公式(1)可以看出，采样速率越高、转换位数越多，对A/D采样时钟的抖动指标要求就越高。

　　就LTC2261来说，10 ps的时钟抖动将在输入频率为1 MHz时产生0.8 dB的SNR损耗。而在输入频率为120 MHz时，SNR将被降低至41.1 dB。这给高精度时钟电路设计带来了挑战，通常只有选择昂贵的高性能压控晶体振荡器才能保证应有的性能。而美国国家半导体公司提供的超低噪声时钟抖动滤波器LMK04000系列提供了另外一种低成本的选择。该滤波器采用简洁的外置晶体及级联PLLatinum架构，12 kHz～20 MHz的RMS抖动为150 fs，100 Hz～20 MHz抖动为200 fs，时钟输出信号为LVPECL/2VPECL、LVDS和LVCMOS，可以有效改善系统的性能及准确度。其特点是内置高性能的级联锁相环(共2个)、低噪声晶体振荡器、高性能的内置压控振荡器以及低噪声分频器和驱动器。第一个锁相环有2个不同配置可供选择，可以选用简单的外置晶体振荡器或压控晶体振荡器模块执行滤除抖动功能。第二个锁相环可利用内置压控振荡器产生低噪声时钟。

　　2.2 高速高流量数据存储

　　采样速率及分辨率越高，则转换后的数据流传输带宽越大，对后续数据传输的实时调度和连续存储的要求就相应提高。现在通常采用的方法是通过扩展位宽以降低传输速率[4-6]。但是，如果通过扩展位宽实现高速数据流的实时海量数据存储必将增大设备规模，对存储深度或者持续采集时间的限制也是非常突出的。本文对存储容量、访问速度、存储区管理的灵活性进行了研究，结合FLASH存储阵列，设计实现了基于FLASH存储器的高速高流量数据存储卡。该存储卡符合CPCI6U标准，具有模块化、标准化、易扩展以及高稳定性等特点，解决了数字后处理过程中在编码分析和协议解析阶段对连续无失真采样数据的实时存储难题。其主要研究内容包括：采用FPGA进行高速信号的调度处理和缓存，以解决高速数字接口的问题；采用超大规模FPGA实现对存储区的可在线配置灵活管理，以实现整个模块的高集成度、高可靠性、存储区管理灵活（支持冗余备份）等目标。由此实现的海量数据存储子系统结构采用标准化、模块化设计，具有高速率、低功耗、可移植、易扩展的特性，可以满足不同任务的需要。

　　图3所示是本文设计的基于CPCI标准的大存储容量、高传输带宽的通用数据存储板。板载1片Stratix III E与2片CycloneIIIFPGA以及96片NAND FLASH。StratixIII E是存储板数据接收和分发的枢纽，该器件可应对存储器较多的应用，为采用乒乓结构对数据进行缓存提供资源，主要完成以下功能：提供高达1 Gb/s的差分传输速率；通过PCI接口芯片PCI9656连接到PCI总线上，实现64 bit的局部总线；通过J4/J5实现板间自定义的高速差分数据传输。2片低成本CycloneIII分别连接48片NAND，实现数据的高速分发和NAND阵列的二级管理。在高速数据存储卡的设计过程中，打通主机与存储模块之间的数据传输通道是调试的重点，这涉及FPGA中PCI本地端匹配逻辑的设计。一个典型的基于状态机设计的匹配逻辑时序如图4所示。