FPGA技术在雷达信号模拟器中的应用

　　2.1 完全DDS内核

　　完全DDS内核的组成框图如图2所示。完全DDS核包括频率累加器、相位累加器、相位偏移累加器、波形存储器、相位选择开关等部分。频率累加器在产生线性调频信号时控制频率增量的大小；相位累加器和普通的DDS中的相位累加器功能相同，其输入为频率控制字，决定输出信号的频率；相位偏移累加器用于产生相位编码信号，其相位偏移字根据需要可以有多种，但必须有一种相位偏移为0°；正弦表用于存储数字正弦波，为了减小波形存储容量，正弦表中只存储了1/4个周期的正弦波信号，通过逻辑控制实现全周期正弦波信号的产生。

　　完全DDS内核的工作原理与普通DDS芯片的工作原理大致相同，只不过在产生不同调制样式信号时取舍不同。由于相位/ 幅度转换表中存放的是正弦信号，因此模块只输出受到不同调制的正弦信号。如果将相位/ 幅度转换表做成内容可修改的双端口RAM结构，则该模块也能产生特殊样式的周期信号。基于完全DDS核的信号产生方法其优点是预存波形的点数不变，输出信号的频率仅由频率控制字和系统时钟决定，三者之间的关系如上节DDS基本原理描述的关系。

　　如前所述，DDS输出信号存在杂散频谱。引起杂散频谱的原因主要有相位截断效应、波形幅度量化误差和DAC的非理想特性。由于本系统采用单独的DAC芯片，这里只讨论前两种因素对信号质量的影响。

　　为了得到高的频率分辨率，相位累加器位数一般较大，而在DDS设计中，为了节省波形存储器的容量，人们希望在不引入过多干扰的情况下尽可能多地截去相位累加器的低有效位B。故相位累加器的N位输出中只有高A位去寻址只读存储器，从而产生了相位截断误差。根据相关分析，相位截断将引起周期性非谐波杂散，其谱曲线“成对”出现，“成对”谱线出现的间隔为fc/2B。通常采用Wheatley相位抖动注入法消除这种杂散，在每次相位累加器溢出之时，高频脉冲产生一个0~(K-1)的随机数Kn，加到相位累加器的寄存器值上，使相位累加器的溢出不总是比理想的溢出推后，而是随机地提前，从而打破了周期性。这种方法对去除杂散非常有效，但所付出的代价是产生了宽频带相位噪声，但这种宽频带相位噪声比杂散更容易滤除。

　　由于ROM存储的波形样点的幅度编码由有限位二进制数表示,这样DDS的输出波形就存在幅度量化误差，仅从量化观点看，设正弦波的样点值用D位二进制码来表示,则信号功率与量化噪声总功率之比为6D dB。可见，幅度量化的信噪比随着D的增加而提高。为了在低比特DAC情况下能够采用随机化幅度抖动注入法获得更高的信号质量，在DAC的输入数据被截断成M bit之前，给正弦查询表输出的D bit数据加上一个随机数,这个随机数的范围是0~(2D-M-1)，如图3所示。

　　通过对一个有5 bit DAC的随机化幅度抖动注入DDS的频谱和两个分别有5 bit和11 bit DAC的普通正弦输出DDS的频谱的比较，随机化幅度抖动注入DDS杂散的电平比起带有相同分辨力DAC的普通DDS杂散的电平至少低10 dB，而与有11 bit DAC的普通正弦输出DDS的杂散的电平差不多。尤其值得注意的是，一直出现在正弦输出DDS载波附近的杂散谱线在随机化幅度抖动注入DDS输出频谱中被消除掉了[5]。