基于SystemC/TLM方法学的IP开发及FPGA建模
该功能验证方法学中的下一步是对设计进行实时测试。虽然以高级抽象对硬件进行建模能提供高速仿真，但无法对软硬件集成中存在的潜在问题进行放大。同样，利用实际激励在FPGA上运行设计能够实现详尽得多的和更实际的功能覆盖，还能实现与软件的早期集成。
图6：一种普通的SPEAr(SPEArHead)SoC架构。
SPEAr(结构化的处理增强架构)提供一个强大的数字引擎，能够以很少的时间和很少投资提供特殊的用户功能(图6)。该SoC系列具有大量的功能，包括外设，连通性选择，以及允许采用定制IP，从而有助于缩短上市时间。SPEAr采用一个或两个先进的ARM926处理内核，带16k(数据)和16k(指令)高速缓存，主频为333MHz(最坏条件)。它还提供600，000门(与ASIC等效)的嵌入式可配置逻辑，还配有支持DDR/DDR2存储器的存储器接口，以及一个大型的连通性IP(知识产权)系列。这种强大的配置为当今的设计提供了一站式解决方案，同时，通过利用板上能够映射SPEAr内部可配置逻辑块的FPGA，可以将时间和资源需求最小化。
图7：Xtreme服务器箱配置优化。
目标IP(UWB-MAC)被分入两块SPEAr板：MACRTL被分入一块板，而将PHY仿真代码分到另一块中。利用一块仿效MAC-PHY接口的连接板将这两块板连接到一起。利用PC上的软件并通过各自的以太网接口来控制这两块板。板上的FPGA有三个接口，分别为AHB，DMA和中断。
定制逻辑(本例中为MACRTL和PHYEmu)与胶合逻辑(连接三个接口所需的逻辑)一道被成功地移植进FPGA。先前开发的软件在带有SPEAr的ARM平台上得到成功的运行。集成了相同的测试套件，结果显示，功能性与其他架构的结果一致。
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