基于MEMS和FPGA的移动硬盘数据加解密系统

　4. ATA 协议控制器的实现

　　从密码认证通过，枚举开始的那一刻起，USB控制器得到了对硬盘的访问权。 根据 ATA 协议，对支持Ultra DMA 传输方式的IDE 硬盘而言，操作归结为两种，对硬盘接 口寄存器读写以及对硬盘扇区进行Ultra DMA 批量扇区。为了对硬盘数据进行加解密，我们把FPGA插入连接GPIF 接口和硬盘接口的IDE 总线，这样所有控制信号和数据信号都要通过FPGA，受到FPGA的监视和控制。

　　FPGA 必须实现有限状态机，能够对信号进行协议解析，区 分出那些需要加解密的扇区数据，也就是在Ultra DMA 传输过程中出现在数据总线上的数据。 在PIO 状态时，FPGA 让所有信号保持直通，因而读写硬盘接口寄存器的操作不受任何影响，但状态机监测对硬盘接口寄存器的写入操作。一旦发现写入命令寄存器的命令代码为DMA 读 （0xC8 或0x25）或DMA 写（0xCA 或0x35）命令，则有限状态机进入DMA 状态。

　　因为考虑到数据经加解密模块会有200ns 左右的延时，如果控制信号仍然直通一定不能满 足DMA 传输协议的时序要求，所以理想的办法是把控制信号也延时相应的时间。

　　延时多少的确定很困难，况且也没有必要，我们采取的方法是设计了三个主要模块：数据 接收模块、数据处理模块和数据发送模块，连成一条处理流水线，这样既能对数据流进行完全 时序化的控制，又能维持较高的数据吞吐。如图3 所示。数据接收模块的任务是把硬盘发送过来的读扇区数据或者USB控制器发送来的写扇区数 据正确的接收和缓存；数据处理模块的任务是对扇区数据进行加密或解密处理；数据发送模块 的任务是把处理完的结果数据发送出去。

　　由于数据流是双向的，所以两个方向上各有一条数据收发流水线。在一次DMA 传输中，只有一条流水线是工作的，且它们暂时获得IDE 总线的控制权。　　不失一般性，我们讨论下执行DMA 读命令的全过程。首先，在PIO 状态下将DMA 读命 令的代码0xC8（或0x25）写入硬盘的命令寄存器。此后状态机进入DMA 读状态，总线切换给 DMA 读数据接收模块和DMA 读数据发送模块。DMA 读数据接收模块与硬盘进行握手确认， 启动UDMA 读传输，此后每当硬盘DMA strobe 信号（DMA 同步信号）发生跳变，就对16 位 硬盘数据总线进行采样，并更新CRC 接收校验；每采样8 次则整合成一个128 位并行数据，提 供给AES 解密模块，该模块取走这128 位数据开始新一轮AES 解密迭代运算，同时输出前一 轮处理完的128 位解密数据，并拆分为8 个16 位并行数据，陆续存入一个16 位宽的FIFO。与 此同时，DMA 读数据发送模块查询到FIFO 中出现了数据，就开始不断的从中读取，并放在16 位数据总线上提供给USB控制器，每放一次数据，便翻转一次DMA strobe 电平使得USB 控制 器的GPIF 接口能够同步接收数据，同时更新CRC 发送校验。

　　当硬盘把所有指定数量的加密数据都发送给FPGA 后会收到FPGA 的CRC 接收校验反馈， 若与硬盘内部的CRC 校验一致，则硬盘认为这次DMA 读命令被正确执行。

　　当 FPGA 把所有处理完的解密数据都发送给USB 控制器后也会收到USB 控制器的CRC 校 验反馈，若与FPGA 内部的CRC 发送校验一致，则可以认为一次完整的含解密的DMA 读命令 被正确执行。

　　图 3 中的全局控制状态机负责整个系统的控制和协调，它实时的监测PIO 写入命令，并在恰当的时机把IDE 总线控制权切换给加密流水线或解密流水线。当加解密流水线执行完一次 DMA 传输命令后，总线控制权会重新交还给全局控制状态机。