基于FPGA的简易频谱分析仪的设计方案
3．2 直接数字频率合成器DDS原理
用直接数字频率合成器DDS(Direct Digital Synthesiz-er)原理实现扫频信号的信号源主要由参考频率源、相位累加器、正弦波采样点存储RAM、数模转换器及低通滤波器构成。设参考频率源频率为fclk，计数容量为2N的相位累加器(N为相位累加器的位数)，若频率控制字为M，则DDS系统输出信号的频率为fout=fclk/2N×M，而频率分辨率为△f=fclk/2N。为达到输出频率范围为5 MHz的要求，考虑到实际低通滤波器性能的限制，fclk为200 MHz，相位累加器的位数为32位。其中高10位用做ROM地址读波表(1个正弦波周期采样1 024个点)，频率控制字也为32位，这样理论输出频率满足要求。
4 系统硬件设计
4．1 AGC电路
输入信号经高速A／D采样，信号幅度必须满足A／D的采样范围，最高为2-3V，因此该系统设计应加AGC电路。AGC电路采用AD603型线性增益
4．2 A／D转换电路
ADS2806是一款12位A／D转换器，其特点为：无杂散信号动态范围(SFDR)为73 dB；信噪比(SNR)为66 dB；具有内部和外部参考时钟；采样速率为32 MS／s。图4为ADS2806的电路。为使A／D转换更稳定，在A／D转换器的电源引脚上增加滤波电容，抑制电源噪声。该电路结构简单，在时钟CLK的驱动下，数据端口实时输出数据，供FPGA读取。
4．3FPGA及外围接口模块
选用CycloneⅢ系列EP3C40F484型FPGA，该器件内部有39 600个LE资源，有1 134 000 bit的存储器，同时还有126个乘法器和4个PLL锁相环。由于该器件内部有大量资源，因而可满足其内部实现数字混频、数字滤波、以及FFT运算。FP -GA正常工作时，主要需要的外部接口有：时钟电路、JTAG下载电路、配置器件及下载电路。图5为FPGA的外围接口电路。
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