利用FPGA简化3GPP-LTE基带开发

　　简化Layer-1设计

　　让我们更深入分析一下将FPGA单纯用作协处理器，从DSP处理器卸载Turbo解码功能时可能发生的问题。在一个典型的LTE基带设计中分析这种分区的有效性时，赛灵思的系统架构师们发现，仅仅是通过SRIO连接将数据从DSP处理器转移到FPGA后再返回，就会占用可用延时预算中超过20%的资源。令人震惊的是，这还不是最坏的情况。如果加上使用更高调制方法(如64-QAM) 编码、1/3码率20MHz LTE频段下的2个MIMO代码字等混合数据，这一比例会迅速提升，从而使情况恶化。

　　一种应对办法就是简单地添加更大型的“管道”，部署更多高速的千兆位收发器进行数据传输。虽然以这种方式构建系统完全可行，但它会导致系统功耗不必要的增加，因为这种情况下需要相对比较消耗功率的高速串行连接来回传送数据，而且桥接功能是重复的，因此需要更多硬件资源。

　　还有一种更为理想的较好解决方案。通过将Layer-1的大部分功能整合到FPGA中，设计人员就可以避免不必要的开销，节省的资源可以用来提高系统吞吐量、缩短延迟，同时降低功耗。仅降低功耗这一项就可以直接转变为系统可靠性提升、成本降低，以及运营成本的节省。

　　这种架构方法完全消除了对DSP的需要——当然，如果设计人员愿意的话，也可以加入DSP来执行一些低速率功能。利用这种划分方法，FPGA实现了整个Layer-1基带处理功能，将MAC和HARQ处理等其它较高层的功能留给了更具成本效益的通用处理器或网络处理器——这些处理器也可以处理额外的回传连接功能。将所有高性能、对时间要求严格的功能集成到单一平台上，FPGA有效地避开了延迟和带宽局限；同时，分区也变成了一项简单得多的任务。

　　迄今为止，采用这种方法的主要障碍是对简化流程(从设计概念到硬件)的需求。此外，对已经习惯以DSP为中心设计流程的设计人员来说，他们需要IP和开发工具的帮助才能更容易地利用FPGA的强大功能，并在其中迅速高效地开发基带功能。

　　赛灵思的LTE上行链路通道解码器和LTE下行链路通道编码器LogiCORE，可以消除设计人员在考虑采用FPGA时的顾虑，因为它可以将多种关键的Layer-1功能集成到单一IP解决方案中，而这个解决方案可以通过Xilinx CORE Generator工具中的图形用户界面进行灵活定制。利用这种设计流程，对FPGA了解有限的工程师们就可以将精力集中于更广泛的系统设计，从而大大减轻开发和集成的工作量。