L-DACS1 中多速率卷积编码器的设计与FPGA 实现
图6 中，con_en 表示输入使能信号，con_in 表示编码之前的数据，data_out表示3/4码率编码之后的数据，rdy_34 表示输出数据有效的信号，输入时钟频率为75 MHz,采样时钟频率为150 MHz.
通过对比图5的仿真结果和图6的在线测试结果，可以验证在高速的时钟下设计的正确性.
4 结语本文主要阐述了L-DACS1 中多速率卷积编码器的工作原理，利用FPGA设计实现了可以在高速多码率条件下正常工作的多速率卷积编码器.同时用VerilogHDL 硬件描述语言对此设计进行了仿真验证，最后使用75 MHz的主时钟频率，在Xilinx公司的Virtex-5系列的XC5VLX110-F1153 型号的芯片下完成了硬件的调试.仿真及在线测试，结果表明达到了预期的设计要求，并用于实际项目中.
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