一篇关于IC设计的好文章
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else if (nfsr==2'b10) // if system in operation status;
begin if (j=1) begin j=j+1; end
if (j==1) begin
for (i=0;i=10;i=i+1) //every bit would be xor with register5a
begin //then right-move;
if (register5a[4]^address_endpoint[i])
begin register5a=register5a1; register5a=register5a^ register5b; end else begin register5a=register5a1; end
end
end
end
end
endmodule
图FIG6是对其使用MODELSIM逻辑仿真工具所生成的波形;
下面是使用synopsys公司的综合工具DESIGN CPMPILER综合生成的网表文件(基于TSMC的0.35um CMOS数字电路库,注意仅仅选取整个网表的一部分作为示意);:
module crc5 ( sysclk, nfsr, address_endpoint, sout_crc5, en_crc5);
input [10:0] address_endpoint; input[1:0] nfsr; input sysclk, en_crc5; output [4:0] sout_crc5;
wire j[1] , register5b[4] , register5a[3] , register5a[1] , register5b[2] , register5a[4] , register5a[0] , register5b[3] ,
n768[0] , j[0] , register5a[2] , register5b[1] , n899, n900, n901,..... n1041;
RS_ND2_A U458 ( .O(n973), .I1(register5b[2] ), .I2(n1003) );
........
RS_XNR2_A U464 ( .O(n907), .I1(address_endpoint[0]), .I2(register5a[4] ) );
.......
RS_XOR2_A U467 ( .O(n919), .I1(n938), .I2(n917) );
.......
RS_INV_A U472 ( .O(n1002), .I(n921) );
.......
RS_XOR2_A U476 ( .O(n921), .I1(n939), .I2(n918) );
.......
RS_AN2_B U556 ( .O(n899), .I1(n1001), .I2(n908) );
.......
RS_DFF_B j_reg[1] ( .Q(j[1] ), .D(n899), .CK(sysclk) );
RS_DFF_B j_reg[0] ( .Q(j[0] ), .D(n1031), .CK(sysclk) );
RS_DFF_B register5a_reg[4] ( .Q(register5a[4] ), .QB(sout_crc5[4]) , .D( n1032), .CK(sysclk) );
.......
endmodule
design compiler综合生成的门级电路图。
对数位和模拟工程师而言，厂家库是设计的基础，生成的门级电路的模拟输出特性或是数字逻辑是否正确，都须以综合后仿真为依据。如果没有达到自己想要的结果或是电路过于复杂，就必须再回头重新调整自己原先的设计。因而数位和模拟工程师 的工作总是遵循这样的法则：VHDL或VERILOG HDL描述（或图形输入）—前仿真—— 综合——后仿真——修改语言描述（或图形输入）；而网表文件则是IC设计EDA工具可以识别的标准语言。
(3)layout设计可能是IC TERM中最需艺术家气质的工作。只是他必须严格按照代工厂所提供的设计规则(design rule)来绘制版图，或编写布局布线的约束文件。有两种版图设计的方法：直接的手工布局布线和EDA工具的自动布局布线。对ASIC和通用IC电路而言，经验丰富layout工程师的手工操作意味着比自动布局布线更紧凑合理的电路结构，更小的芯片面积，更短的线延迟和更高的后仿真成功率；而自动布局布线则意味着更短的设计周期，更少的人力资源投入；
图FIG10为上述2.5G D触发器的手工layout的版图；(采用TSMC的0.18um六层布线 Cu CMOS工艺标准,标准:CMOS018 design rule) 一个优秀的layout工程师可能同时掌握物理验证(DRC,ERC)和参数提取(LVS)工具;设计规则检测用于检查一个版图是否符合芯片加工厂的工艺约束,而参数提取则将在前仿真中没有考虑到的寄生的RC(电阻电容)参数从生成的版图中提取出来,反标到网表文件中供模拟和数位工程师做版图后仿真之用.模拟和数位工程师根据包含了寄生参数的网表文件来调整已有的设计以达到项目要求的物理,电气特性和逻辑功能.然后再将仿真后网表送到layouter手中进行重新的布局布线;这样的循环往往要来回数次才能得到满意的结果. 实际的情况往往是版图设计师和验证设计师各司其职，只是他们统称为layout工程师； 为设计出高效专业的版图,进行正确的物理验证和参数提取,layout工程师必须非常熟悉半导体工艺及其原理,熟悉代工厂的工艺细节,精通工厂提供的设计规则.layo ut设计师是一个term中和工艺关系最密切的环节； layout的经验是设计师最可宝贵的财产;
（4）TEST engineer;众所周知，现代IC的发展已经使得测试占到整个设计成本的 30%左右。设计的可测试性以及样片的测试成为产品的重要方面。所谓可测性即在设计阶段，为了芯片性能测试和工艺正确性测试的需要，设计师必须在芯片上加入大量的与功能无关的测试电路。有时这种测试版图甚至超过功能模块的面积！样片测试则是在预投片后对芯片样品进行细致的预定功能测试。测试手段的不断进步使得芯片的功耗分析、热分析、功能分析、信号完整性分析等等的精度和涵盖的范围愈来愈深入和广泛；而用于测试的设备仪器和软件投入也愈来愈大。 测试工程师的工作结果是一个设计是否成功的标准依据。
(5)经验丰富的项目主管
技术主管首先是资深ASIC设计工程师（Junior ASIC Design Engineers），
4.雄厚的经济基础
5.结论
从项目论证到选择合适的实现方法，从使用不同的EDA工具到分配合理的人力资源。集成电路设计的每一个环节都相互关联和影响，都是关系产品成败不可或缺的因 素。我国的微电子技术在50、60年代并不比美日差，那时半导体技术研究有“遍地开花”之说。但因为种种原因（比如政策上的和大环境上的）使的我们今天已经远远落后于美国、日本、韩国等国家和我国的台湾地区。现在国家开始逐渐重视IC产业；加入WTO有望打破日美发达国家对我们的技术封锁；国内有丰富的人力资源；很多著名的半导体厂商开始在大陆投资建厂、设立研究机构......这些为我国微电子产业的快速启动和发展创造了前所未有的有利条件。国内的微电子行业如何迎接挑战，如何在落后日美10年的情况下迎头赶上？我认为是一个很值得研究的课题。但我们坚信只要可以很好的解决这个课题;国家加大对微电子行业的投资力度;设立有效的IC设计和生产人力资源管理和使用制度，吸引更多的人加入到IC产业并减少每年白白流失到国外的IC设计人才（由于国外的IC产业的报酬都很高，如清华、中科院、复旦等学校的大量IC人才流失到国外）；鼓励基础研究和与国外先进技术厂商加强技术和学术交流；借鉴韩国和台湾在微电子产业发展方面的经验教训；不盲目地上马项目，脚踏实地地努力；我想正如台湾UMC首席技术教授、中科院外籍院士、DRAM器件的发明人施敏先生所说：“不出10年大陆的微电子产业就会赶超台湾”。
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