基于ISA总线的高速同步数据采集系统设计

CPU1主要用于数据采集、与PC机通讯；CPU2用于接收GPS时间报文，GPS时间报文可在任何时刻由CPU1从与之相接的双口RAM2中读取。高速双端口RAM IDT7130（2K×8位）、IDT7134（4K×8位），内部具有判决电路以防止因对某一单元同时操作而产生冲突。双口RAM1IDT7134主要用于CPU1存放采集的数据、同步时间信息及工作状态等，供PC机定时取用，同时也接收来自PC机的命令。双口RAM2 IDT7130其容量为2K字节，主要用于CPU1与CPU2交换GPS的同步时钟信息。

对高速数据采集技术而言，最为重要的是系统的分辨率、精度与通过速率。特别是系统通过速率，是区别高速数据采集与一般数据采集最为关键的一项技术指标。在硬件的具体实现过程中，则需要考虑两个方面：（1）A/D转换器的转换时间；（2）转换后的数据存储时间[2]。

1.1 高速A/D转换

A/D转换采用闪烁ADC器件AD9048，其最大转换速率为35MSPS，分辨率为8位。利用高速双极工艺制造，采样速率快，频带宽，无代码遗失，输入电容小（仅为16pF），功耗低（为500mW）。AD9048内部时钟锁定比较器可使编码逻辑电路和输出缓冲寄存器作在35MSPS的高速，并避免了多数系统对取样保持电路（S/H）和跟踪保持电路（T/H）的需要。数字输入、输出及控制电平与TTL兼容。AD589和AD741、2N3906等构成稳压可调电路，提供给9048的RB、RT接地。AD9618作为输入缓冲放大器[3]。由于AD9048的数据输出没有三态门控制，故在输出加上74LS241作三态门控制。AD9048是否工作取决于输入转换脉冲信号，在脉冲信号上升沿取样。转换脉冲来自采样频率控制电路中的8254分频器的输出。

1.2 高速寻址

对于高速数据采集系统，A/D转换应不受CPU控制。每当ADC转换一次后，由控制电路发出相应的信号，将ADC转换结果写入高速缓存RAM某单元中，再使地址计数器加1，直到地址计数器记满后产生采样结束信号，封锁RAM写信号，利用二进制地址发生器的最高位通过中断方式通知主机采样已完成。

地址计数器可根据地址位数由若干同步记有选举权器级联而成，五片74LS163可构成19位地址形成电路。计数器每收到一个脉冲即产生一个地址。地址的初值可通过时序控制电路清零。若采用循环地址，则在计数满后，用进位信号迫使计数器的同步预置电平发生变化，使计数器恢复初值，进入新一轮计数。

1.3 快速存储

单片机与上位PC机间串口通讯的数据传输速率往往不能满足实时要求；DMA通道最的大数据传输率也不超过5MB/s[1]，这显然无法满足本系统中高达20MB/s的采样速度。为了解决高速数据采集与低速数据传输的矛盾，在单片机系统中，数据存储器选用双端口RAM IDT7134（图1中RAM1）。在上位PC主机与单片机之间建立了一个4K字节大小的缓冲区，单片机只须将经过预处理的采样值通过一个端口存放缓冲区，上位PC主机通过另一端口从缓冲区取数据。这样就解决了高速采样与低速数据传输的矛盾，可满足实时采集和控制的要求。