基于DSP的阵列声波信号采集与处理系统设计

　　进行转换时, C542首先经过CPLD内部的组合和时序逻辑电路,向AD976A发两个低电平脉冲R/C和CS,其中R/C脉冲宽度为166.7ns,CS脉冲宽度为83.3ns ,CS的下降沿在R/C的下降沿之后41.7ns,而上升沿却在R/C的上升沿之前41.7ns。由于这时CS为下降沿,R/C为低电平,所以AD976A开始采集数据、进行ADC,BUSY信号也随之变为低电平。转换结束,BUSY变为高电平,经过CPLD的逻辑电路后接到C542的INT2引脚,引起C542中断。C542接收到中断后经CPLD向AD976A发一个CS脉冲,由于这时的CS为下降沿,R/C为高电平,所以AD976A把数据放到数据总线上,C542开始读总线上的数据。　　

　　CPLD逻辑电路设计

　　CPLD是整个系统的控制逻辑电路部分。在CPLD内要实现的主要功能为：

　　① 产生AD_TRIG同步脉冲

　　当发声晶体发声后,八个DSP就要同时采集数据,AD_TRIG脉冲就是解决“发声”与“采集”的同步问题以及八个DSP的“采集”同步问题的。

　　AD_TRIG脉冲的周期是由主CPU决定,由DSP1写入CPLD。其它七个DSP不向CPLD写入AD_TRIG脉冲的周期,它们只是AD_TRIG脉冲的接收者。

　　② 产生控制ADC的R/C和CS信号

　　R/C和CS信号是在AD_TRIG同步脉冲的基础上产生的。在产生R/C和CS的时序逻辑电路中,有些触发器的时钟就是AD_TRIG脉冲,这样八个DSP的采集、转换就被同步。

　　③ 产生FIRE点火脉冲

　　FIRE点火脉冲是在CPLD内产生的使发射晶体发声的脉冲。当DSP1接到主CPU传来的采集数据的命令时,就向CPLD发出产生FIRE脉冲的命令,CPLD经其内部组合和时序逻辑电路产生FIRE脉冲,然后送往主CPU,主CPU接到该脉冲后向发射模块发命令,使发射晶体发声。在设计时,产生FIRE脉冲的时序逻辑电路的有些触发器也是以AD_TRIG脉冲为时钟的,这样就解决了发声晶体“发声”与DSP“采集”的同步问题。