宽带阻抗测量仪的设计——微处理器电路设计（二）

RS485接口选用了TI公司的SN65HVD485E总线收发器[33-35]，该芯片也是+5V供电，完全兼TIA/EIARS485A标准，适用于长双绞线最高10Mbps的数据传输，静电防护等级15KV。电路原理图如图5-8所示。

5.3.2 USB接口电路

设计USB总线具有传输速度高、热插拔、即插即用等特点，目前被广泛的使用，本设计为了方便系统与外部设备的通讯也设计了USB接口。

系统采用Cypress公司的CY7C68001芯片实现USB2.0接口。CY7C68001通用USB2.0接口控制器是基于应用层编程的接口器件，相对于其它基于链路层编程的接口器件，使用简单，开发方便。CY7C68001上集成了USB2.0收发器（物理层）、USB2.0串行接口引擎SIE（链路层，实现底层通信协议）。CY7C68001作为F2812的外设，USB的应用层协议由F2812编程实现。CY7C68001采用并行异步存储器接口与F2812相连接，主机可以唤醒F2812，亦可以配置USB。

CY7C68001符合USB2.0规范；支持高速（480Mbps）或全速（12Mbps）USB数据传输；4个可编程端点共享4KB的FIFO，每个端点对应的FIFO空间大小及FIFO状态可编程；8/16位双向命令接口、配置灵活（同步/异步可配置，状态引脚、读写引脚以及极性可编程），数据I/O口可与DSP、FPGA或其它ASIC同步/异步通信；智能SIE功能（可在不借助微处理器中断的前提下完成枚举）；集成的锁相环功能；I/O口为3.3VTTL电平，可承受5V电压。

TMS320F2812与CY7C68001的接口电路如图5-9所示。

CY7C68001相关引脚说明如下：FD[01：016]伪数据总线，FA[0：2]地址线和CS片选信号合起来为CY7C68001的地址空间。CY7C68001除了存储器接口外，还有1个中断信号USBINT和4个状态信号（READY，FLAGA，FLAGB和FLAGC）.USBINT信号表明CY7C68001有中断事件发生，或反映对于CY7C68001的读操作结束；FLAGA、FLAGB、FLAGC报告由FIFOADR[2：0]选择的FIFO状态，默认分别对应为FIFO自定义、满、空状态；FLAGD为FIFO状淘片选可选，默认为片选信号；SLOE是CY7C68001驱动并行数据总线，常与SLRD短接；SLRD为并口读有效信号，在SLRD有效且同步通信时，FIFO指针在每个IFCLK的上升沿递增；SLWR为并口写有效信号，在SLRD有效且同步通信时，FIFO指针在每个IFCLK的上升沿递增；PKTEND信号总是高电平，将当前的缓冲区提交给上位机USB。