NAND FLASU在储存测试系统中的应用

1．2 K9K8G08UOM控制器技术

　　本系统中采用FPGA作为K9K8G08UOM存储器的控制器，可以在极少的软件操作下独立完成K9K8G08UOM的各种操作，从而降低系统对FLASH存储器的额外支出，提高读写速度。FPGA的控制逻辑时序是通过硬件语言VHDL开发的，VHDL语言以其快捷、独立、可读性等优点很好的完成FLASH基本操作的时序控制。下面是以VHDL语言以状态机的形式开发的部分读操作程序。

K9K8G08UOM储存器的基本操作由三种类型：读操作、页编程操作、擦除操作，其流程图如图2所示。

进行读操作时，首先通过FPGA的端口置低K9K8G08UJOM的片选信号／CS，然后置高CLE命令脚，并发送read1(0x00)命令，WE的上升沿发送，命令发送完毕后，置低CLE。在发送地址之前，置高ALE，在每一个WE上升沿依次写入5个地址周期，之后置低ALE，完成地址的选定。接着发送read2(0x30h)，开始读取地址单元的数据。

　　数据页编程操作和读取操作流程类似。操作都是以页为单位进行的。当R/Bur信号为低时，说明正在对FALSH进行写入操作，当为高时，说明页编程操作结束。

　　擦除操作是以块为单位进行的，即一次擦除块内的64页，在发送地址时只需要3个地址周期。

　　图3是从K9K8G08UOM存储器中存入数据以后通过上位机软件读取的数据。经验证，读取的数据与往K9K8G08UOM存储器中写入的数据一致。

2 NAND FLASkI Memory的硬件部分

本设计当中，FLASH的数据输入输出口、控制端口通过调理电路与FPGA的端口相连，图4所示是其硬件连接电路。
从图4中可知，FLASH的数据输入输出端口I／00～7、控制端口／CE、是通过芯片SN54LV245与FPGA相连；FLASH的控制端口cLE、ALE、／WE、／RE通过芯片SN54LV245和芯片74HCl4与ITGA相连。其中F-CLE、F-ALE、F—WE、F-RE、F—CE、F-R／Bur是FPGA的I／O口，是FPGA逻辑的输入输出口。CLE、ALE信号是FLASH存储器命令、地址锁存使能信号,／WE是保证命令、地址、数据能否及时正确的写入FLASH的信号，／RE信号控制着数据的读取，这些信号的精确度关系着FLASH存储、读数功能的实现。所以，这些信号的好坏直接关系着FLASH的正常工作。经实践的电路调试，这些信号在传输过程中受到了其它因素的干扰，信号明显失真，在电路中加入74HCl4(非门)以后，信号会变得光滑，准确。

　　芯片SN54LV245是八进制三态总线收发器，DIR=1时，总线传输方向从A→B；DIR=0时，总线传输方向从B→A。／OE是片选信号。／0E，DIR信号是由FPGA内部编程逻辑控制的。

　　FL,ASH接口中，为了保证／wE、／RE、／CE、R／B控制信号初始状态无效，由硬件电路实现端口值拉高。本设计中不使用写保护功能，所以／WP端口也接上了上拉电阻。


3 结束语

基于闪存技术的固态存储器存储密度大，功耗小，可靠性高，体积小重量轻且成本也在不断降f氐，在航空应用中有良好的应用前景。在设计储存测试系统时选用大容量的NAIXD FLASH存储器大大提高了储存、读取速度，并且设计电路结构简单，易于修改。