基于IBM GPM模型的DDR2接口信号完整性分析

　　其中，JEDEC标准里规定了Vih(ac/dc)和Vil(ac/dc),如表2所示。

表2 Vih/Vil的ac和dc值

　　通过配置不同读写模式，驱动能力和片上端接电阻对有效时序窗口大小的分析，我们可以得到关于时序最优的解决方案。表3是用GPM模型对这几种情况下分析的结果：

表3 各种情况下Timing Window

　　从表3可以看出，在“写”的情况下，驱动能力为“Half”,ODT为75ohm端接时，时序有效窗口最大，相应的建立时间和保持时间的裕量最大；在“读”的情况下，同是“Full”强驱动，打开ODT和关闭ODT也会有不同的效果，前者会更好。

　　5. 结论

　　1）本文通过实例介绍了基于GPM的DDR2 高速接口的设计和仿真，接口信号完整性与封装结构、芯片布局、IO类型、板级走线、驱动负载紧密相关，我们可以通过系统应用的实际需求进行设计和仿真。

　　2）由于GPM的建模对设计文件的依赖性较少，所以在进行芯片布局的同时就可以开始进行模型的建立和分析，对芯片的布局设计提供了很好的指导，并成为芯片电源噪声的签收标准之一。

　　3）GPM可以导入客户的PCB互联模型，用于对IO的时序和信号完整性进行分析。模型中包含了电源网络的信息，仿真得到的结果也包含了SSN的信息，更加接近实际的应用环境。可以用于能指导ASIC的设计团队完成IO的时序收敛，客户PCB的系统设计。

　　4）GPM模型中IO的模型采用IBM自行研发的IO buffer的SPICE模型，对各种高速接口（如DDR2）的建模与仿真，可以达到非常高的精度。同时，GPM 仿真可以在设计初期对芯片、封装和板级设计提供指导，从而极大的减少整个系统设计和验证的周期。

　　附：本文仅代表个人观点，IBM不保证文中推荐解决方案在其他设计上的应用。

　　参考文献：

1) JESD79-2C DDR2 SDRAM SPECIFICATION
2)IBMASIC Generic Package Models
3) Mitigating Transient Noise ASIC Solutions Application Note: SA15-5889-02
4) On-Chip Decoupling Capacitor Guidelines Application Note: SA15-5919-13