NI矢量信号收发器的FPGA编程

作者：时间：2014-07-11 来源：网络收藏

本文引用地址：//m.amcfsurvey.com/article/259368.htm

VST Streaming项目样例的顶层FPGA VI的架构与简单 VSA/VSG项目样例相近。然而如果仔细考察，会发现要简单得多。可以明显看出，VST Streaming没有代码量极多的配置过程。配置循环也简单得多，只有一条寄存器总线而非两条，并且所有子系统均包在一个子VI中。

图 13.VST Streaming项目样例中的FPGA VI配置回路，只有一个寄存器总线接口，比Simple VSA / VSG要简单得多

VST Streaming项目样例没有独立的采集和发生循环，而是所有模拟I/O均采用一个循环。对于要求RF输入输出之间的相位关系已知的应用，由于ADC和 DAC使用相同的采样时钟，此架构提供了两者之间的确定性同步。DSP和VST Streaming项目样例的校准类似于VSA / VSG。

两个项目样例FPGA VI之间的主要区别是：VST Streaming项目样例使用轻质机制完成与主机之间的数据收发。它采用简单的流控制器，支持基本触发、连续和间断流，以及溢出和下溢检测。这些控制器中断信号源与目的地之间的2线握手信号，有效地选通数据流。控制器不支持全4线握手方案，该方案能够调整上游节点或者被下游节点所调整；因此，系统特性化以及确保这些流控制器控制的所有FIFO均能够以要求的速率产生或消耗数据就落到了程序员的肩上。在VST Streaming项目样例中通过简单的更改默认情况下完成与主机之间的数据收发的FIFO，可以支持数据流传输到VST FPGA上的其他位置以进行进一步处理，或者通过PXI Express背板，利用P2P传输至其他模块。

图 14.FPGA流控制器和FIFO封装实现基本流控制，并且能够轻松改变数据流的源及目的地路线。

现在来看VST Streaming项目样例的主机端，虽然机制与Simple VSA/VSG不同,也存在类似于仪器设计库主机组件的集成，。VST Streaming项目样例不使用LabVIEW类，而是将功能简单地集成到子VI中，并将会话传递至子VI之间的寄存器总线。此寄存器总线会话还包含有 FPGA VI 引用，因此所有这些子VI不仅能够访问寄存器总线通信策略，而且还可以访问NI-RIO FIFO和控制器。另外，不存在独立的数据采集和生成会话；所有VI均使用同一会话。