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深入了解扫描阵列雷达信号处理

作者: 时间:2015-02-04 来源:电子产品世界 收藏

  从信号到目标

本文引用地址://m.amcfsurvey.com/article/269461.htm

  脉冲压缩是这一抽象过程的开始。在时间域或者频域,脉冲压缩器一般通过自相关找到有可能含有发送啁啾的波形。然后,它采用脉冲目标来表示这些波形 —— 含有到达时间、频率和相位以及其他相关数据的数据包。从这里开始,接收链会处理这一数据包而不是接收到的信号。

  下 一步一般是多普勒处理。首先,脉冲被送入方格阵列中( 图 3 ) 。在阵列中,每一列含有从某一发射器啁啾返回的脉冲。阵列中会有很多列,这取决于系统能够承受多大的延时。阵列中的行表示返回切换时间:距离阵列的 x 轴越远,发射器啁啾和接收脉冲到达时间之间的延时就越大。这样,延时方格也代表了与某一脉冲反射的目标的距离。

  图 3 .多普勒处理方格。

  把一系列啁啾脉冲置入到正确的方格中后 , 多普勒处理程序水平移动数据 —— 观察从一个目标返回的脉冲随时间的变化 , 提取出相对速度和目标头部信息。这一处理方法需要很大的环形缓冲,无论某一多普勒算法一次能够处理多少方格,缓冲都能够容纳所有的方格。

  先进系统在阵列中增加了另一个维度。通过把天线划分成子阵列,系统可以同时发送多个波束,然后,使用相同的多旁瓣天线方向图设置接收器进行监听。或者,系统 通过聚束或者使用合成孔径方法来扫描波束。现在,当装入压缩后的脉冲时,系统建立一个三维方格阵列:一个轴上是发送脉冲,第二个是返回延时,第三个是波束 方位( 图 4 ) 。现在,对于每一路脉冲,我们有两维或者三维方格阵列,同时表示距离和方向 —— 表示物理空间。这种存储器的排列是空时自适应处理 (STAP) 的起点。

  图 4 .多维方格为STAP建立矩阵。

  这一术语可以解释为 :“ 空时” , 数据组在 3D 空间统一了目标的位置 , 含有与目标相关的啁啾时间。之所以是“自适应”,是因为算法从数据中获得自适应滤波。

  概 念上,实际情况也是如此,构成自适应滤波器是一个矩阵求逆过程:这一数据要与哪一矩阵相乘,得到噪声中隐藏的结果 ? 据Altera资深技术营销经理Michael Parker,推测的隐藏方向图信息可能来自多普勒处理过程发现的种子,从其他传感器采集的数据,或者来自智能数据。运行在 CPU 下游的算法把假设的方向图插入到矩阵方程中,解出能够产生预期数据的滤波函数。

  很显然,在这一点,计算负载非常大。反变换算法需要的动 态范围要求进行浮点计算。对于战斗环境中一个实际的中等规模系统,必须实时进行处理,Parker估算了STAP负载会达到几个 TFLOPS 。在采用了低分辨率、窄动态范围的系统中,实时性要求并不高,例如,简单的汽车辅助驾驶系统或者合成孔径映射系统等,这一负载会显著减小。

  从 STAP ,信息进入到通用CPU中,复杂但是数字计算量小,软件尝试对目标进行分类,构建环境模型,估算威胁所在,或者告诉操作员,或者直接采取紧急措施。在这一点,我们不但在域处理信号,而且还进入了人工智能领域。

  两种体系结构

  从一名经验丰富的雷达系统设计师的角度看,我们还只是肤浅的了解了 AESA 战斗雷达。这一参考方法把网络看成是相对静态的 DSP 链,都连接至STA 模块,其本身是软件受控的矩阵算术单元。除此之外,从 DSP 专家的角度看,是一组 CPU 内核。

  作为对比,汽车或者机器人系统设计人员会从完全不同的角度看系统。从嵌入式设计人员的角度看,系统只是一大段软件,有一些非常专用的 I/O 器件,以及需要进行加速的某些任务。有经验的雷达信号工程师考虑到和通用硬件的相对规模,可能会对这一方法不屑一顾。很显然,机载多功能雷达的数 据速率、灵活性和动态范围要求采用专用 DSP 流水线以及大量的本地缓冲才能完成实时处理。但是对于有几个天线单元的不同应用,简单的环境、更短的距离和较低的分辨率,以 CPU 为中心的观点带来了一些有意思的问题。

  莱斯大学的 Gene Frantz 教授提出的第一个问题是,定义真实环境的 I/O 。第二个问题是选择 CPU 。 Frantz 注意到,“很少只有一个 CPU 。更常见的是异构多处理系统。” Frantz 建议这一方法不从 MATLAB 中的 DSP 函数开始,而是从 C 语言中描述的完整系统开始。然后,以 CPU 为中心的设计人员不是定义设计中 DSP 和 CPU 域之间的硬件边界,而是“不断优化并加速 C 代码。”

  实际结果可能与以 DSP 为中心的方法完全不同。例如,以 CPU 为中心的方法一开始假设在一片通用 CPU 上执行所有工作。如果速度不够快,这一方法转向多片 CPU ,共享一个分层的连续存储器。只有当多核不足以完成任务时,这一方法才转向优化的硬件加速器。

  相似的,以 CPU 为中心的设计从假设一个统一的存储器开始。它为每一个处理器分配连续高速缓存,为加速器分配本地工作存储器。它开始时并不假设任何硬件流水线,也不把任务混合映射到硬件资源上。

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