基于FPGA的高速PID控制器设计与仿真

　　3 工作控制状态机的设计

　　典型的数字PID控制系统由A/D转换、PID控制算法和D/A转换三个关键环节构成。为了协调三个环节之间的工作流程，系统工作控制部件必不 可少。纯硬件数字系统的顺序控制有多种方案可选，如单片机辅助控制、嵌入式CPU软核控制、脉冲计数控制等等，但都难以兼顾系统的高速控制和灵活扩展。在 高速运算和控制方面，有限状态机具有以上几种控制方式难以超越的优越性。

　　从状态机的信号输出方式上分，有Moore型和Mealy型两类状态机。从输出时序上看，前者属于同步输出状态机，而后者属于异步输出状态机。Mealy型状态机的输出是当前状态和所有输入信号的函数，它的输出是在输入变化后立即发生的，不依赖于时钟的同步[2]。

　　Moore型状态机的输出则仅为当前状态的函数，这类状态机在输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出的变化，所 以比Mealy机要多等待一个时钟周期，但是能有效避免毛刺现象。本设计所用的状态机为单进程Moore型状态机。状态转换如图4所示。

　　4 系统实现与功能仿真

　　整个PID控制器的系统设计采用自顶向下的设计方法和模块化的设计思想，即先由PTD控制器的自然语言描述得到VHDL的系统行为描述，然后对系统分解为误差A/D变换部件、PID运算部件、控制增量D/A变换以及协调三者的控制状态机等四个主要模块。

　　Altera公司专用EDA软件QuartusII支持原理图与VHDL语言混合输入设计方式，除PID运算部件采用原理图输入设计方式以外，其余三个部件均采用VHDL输入设计方式。系统仿真时，如果将系统的最高工作速率设定为120MHz，则采样速率为24MHz。功能仿真波形图如图5所示。

　　通过对增量式数字PID控制算法的优化处理，显著提高了系统的工作速度。仿真结果表明，拥有较低转换速率的A/D变换技术成为提高系统运行速度的瓶颈。就本设计采用的闪烁型A/D器件而言，减少状态机等待A/D转换结束信号EOC(见图4)的时间，即提高A/D转换的速率是提高系统整体工作速率的关键。

　　本设计中所采用的增量式数字PID控制算法的设计思想可以应用到有限长单位脉冲响应(FIR)滤波器和无限长单位脉冲响应(ⅡR)滤波器的FPGA设计中，并且同样可以使用流水线优化技术以提高工作速度。同时，由于PLD设计和专用ASIC设计的通用性，在PLD设计平台上所完成的设计可以很自然地过渡到专用ASIC的设计工作中，进一步提高了系统的可靠性和集成度。