互连时序模型与布线长度分析

　　2.2 RMII接口

　　RMII接口也是常用的百兆以太网PHY芯片与MAC间的接口。表5是某百兆PHY的时序参数表，表6和表7分别是某MPU内部MAC的时序参数表。

　　表5某PHY芯片的时序参数表

　　表6某MPU内MAC RX通道时序参数表

　　表7某MPU内MAC TX通道时序参数表

　　该MPU内MAC在RMII模式时，不支持时钟输出，同时PHY要求时钟信号为输入。该MPU配合PHY工作在RMII模式下，需要外部使用一颗符合双方精度要求的50MHz振荡器，来为双方提供时钟基准。

　　为简化时序分析，可以将外部振荡器至MPU和PHY双方的走线设计为等长，此时时钟信号在两者的时钟输入引脚上具有完全一致的时刻。

　　注意：等长走线的一般实现方法是蛇形线，但等长的蛇形线并不一定意味着等延时。只有当蛇形线的延时效果等同或者尽可能近似于直线时，等长才意味着等延时。为了让蛇形线具有类似于直线的延时效果，蛇形线的高度应尽可能小，蛇形线的开口应尽可能宽，也就是说，波浪线的外形更利于等延时。

　　当时钟信号等时刻到达收发双方的输入引脚时，具有如图5所示的时序模型，因而仅需讨论数据线的长度。

　　图5共用时钟的RMII时序模型

　　根据上述时序模型，可得出下列时序公式：

　　(Tsetup)min + (Tco)max + (Tflt-data)max + Tjitter-clk+ Tjitter-data (Thold)min(8)

　　对RXD、CRS_DV和RX_ER信号来说，该组信号由PHY发给MPU，根据公式(7)和公式(8)，可得(为了简化，认为最小的Tco时间等于Thold时间)：

　　1 flt-data < 2

　　走线时间不可能为负值，假设走线位于PCB表层，材料为FR-4，则：

　　Lflt-data < 31.75CM

　　对TXD、和TX_EN信号来说，该组信号由MPU发给PHY，根据公式(7)和公式(8)，可得：

　　-0.5 flt-data < 3

　　走线时间不可能为负值，假设走线位于PCB表层，材料为FR-4，则：

　　Lflt-data < 47.625CM

　　对RXD、CRS_DV和RX_ER信号来说，该组信号由PHY发给MPU。假设数据线走线长度为0，则数据线延时为0ns，此时在MPU侧接受到信号的最小建立时间为：20-14=6ns，最小保持时间为：3ns。MAC侧要求的最小建立时间为4ns，最小保持时间为2ns。可见，此时数据线的走线长度最长延时可以到2ns，此时MAC侧接受到信号的建立时间和保持时间分别为4ns和5ns，符合时序要求。所以走线长度最长可以为31.75CM。

　　对TXD和TX_EN信号来说，该组信号由MPU发给PHY。假设数据线走线长度为0，则数据线延时为0ns，此时在PHY侧接受到信号的最小建立时间为：20-13=7ns，最小保持时间为：2ns。MAC侧要求的最小建立时间为4ns，最小保持时间为1.5ns。可见，此时数据线的走线长度最长延时可以到3ns，此时MAC侧接受到信号的建立时间和保持时间分别为4ns和4.5ns，符合时序要求。所以走线长度最长可以为47.625CM。

　　3.结论

　　进行时序分析的关键点首先在于必须对被分析的时序关系非常清楚、能够深刻理解当前对象的时序协议。其次，时序分析要针对具体问题具体分析，不存在所谓的万能时序公式。有时，单纯依靠理论分析或者单纯依靠时序关系公式并不一定能够解决问题，而是要两者结合使用。

　　对于高速信号的布线而言，存在“等长”说，即很多工程师认为只要所有的线路尽可能等长，就一定满足时序要求。事实上，这是一种错误的认识，本文的实例分析就明确证明了这一点。只有那些时钟和数据由同一个器件发出，由另一个器件接受，并且发送端的建立时间和保持时间恰好满足接收端需求时，“等长”才算是一种偷懒的方法。除此以外，尤其是那些通过单向时钟驱动、采样双向数据或者逆向数据的信号，必须具体问题具体分析。当然，对于PC机这类通用设备来说，由于主板的设计需要兼容不同厂家的内存条，此时走线设计为等长确实是合理的设计。

　　公共时钟系统由于使用单向时钟信号对双向数据进行采样，因此存在双重限制，两组限制制约了走线不仅有走线长度差值限制，同时还有走线总长度限制。源同步时钟系统使用与数据同向的时钟，因此只存在单重限制，使得走线只有差限制而没有总长度限制。

　　一般而言，对于SPI接口、MII接口、共享时钟的RMII接口或者SDRAM信号，走线应尽可能的短。对于DDR SDRAM信号以及RGMII等DDR时序的接口来说，多数情况下，组内等长确实是一种简便快速的方法。